JPS5951392U - 表示装置 - Google Patents

表示装置

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JPS5951392U
JPS5951392U JP14741182U JP14741182U JPS5951392U JP S5951392 U JPS5951392 U JP S5951392U JP 14741182 U JP14741182 U JP 14741182U JP 14741182 U JP14741182 U JP 14741182U JP S5951392 U JPS5951392 U JP S5951392U
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JP
Japan
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display device
semiconductor substrate
capacitor
junction
drive circuit
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Pending
Application number
JP14741182U
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English (en)
Inventor
権藤　浩之
高原　和博
泰史 大川
沖　賢一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP14741182U priority Critical patent/JPS5951392U/ja
Publication of JPS5951392U publication Critical patent/JPS5951392U/ja
Pending legal-status Critical Current

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  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第一は本考案の二実施例を示す要部断面図、第２図はそ
の等価回路図である。 図において、Ｑｌ、Ｑ２はＭＯＳ　　ＦＥＴ、Ｔは半導
　　　　　一体基板、２はＥＬ素子、３．　３’　、　
　４．　４’　、５゜５’　；ｅ、６’はそれぞれＱ、
、　Ｑ２のソース領域、ドレイン領域、チャネル層、ゲ
ート電極、１０はｐｎ接合、１１は接合容量、Ｃｓはス
トレージキャパシタを示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 半導体基板上に配設された複数個のＥＬ素子のそれぞれ
    に対応して形成された、能動素子及びキャパシタを具備
    してなる前記ＥＬ素子の駆動回路において、前記キャパ
    シタとして、前記半導体基板表面に形成された品接合の
    接合容量を用いたことを特徴とする表示装置。
JP14741182U 1982-09-28 1982-09-28 表示装置 Pending JPS5951392U (ja)

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JP14741182U JPS5951392U (ja) 1982-09-28 1982-09-28 表示装置

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JPS5951392U true JPS5951392U (ja) 1984-04-04

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