JPS5951560A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS5951560A JPS5951560A JP57161863A JP16186382A JPS5951560A JP S5951560 A JPS5951560 A JP S5951560A JP 57161863 A JP57161863 A JP 57161863A JP 16186382 A JP16186382 A JP 16186382A JP S5951560 A JPS5951560 A JP S5951560A
- Authority
- JP
- Japan
- Prior art keywords
- node
- circuit
- programmable element
- semiconductor memory
- spare circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
- H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
Landscapes
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に体力、特に予備回路の使用
の有無を表示する回路に関する。
の有無を表示する回路に関する。
近年、微細加工技術の進歩に伴なって、半導体メモリ装
置の集積度が著しく向上してきているが、微細加工技術
を使用すると、今まではさほど問題とならなかったよう
な微小な欠陥が存在しても、良品サンプルどけならず歩
留フ低下が顯著になる。
置の集積度が著しく向上してきているが、微細加工技術
を使用すると、今まではさほど問題とならなかったよう
な微小な欠陥が存在しても、良品サンプルどけならず歩
留フ低下が顯著になる。
そこで、この歩留り低下を防ぐ対策として予備のデコー
ダおよび、メモリセル（以下予備回路と略す）誉あらか
じめ配置しておき、他に欠陥部分があればこの欠陥部分
全予備回路で置き換える冗長回路の提案がなされてお！
！＋、６４にビットの段隔から冗長回路の採用が本格的
に検討されている。
ダおよび、メモリセル（以下予備回路と略す）誉あらか
じめ配置しておき、他に欠陥部分があればこの欠陥部分
全予備回路で置き換える冗長回路の提案がなされてお！
！＋、６４にビットの段隔から冗長回路の採用が本格的
に検討されている。
本発明の目的は、このような予備回路の使用の有無を容
易に表示できる半導体メモリ装置を提供することにある
。さて、半導体メモリをテスタで動作試験するにあたり
、各入力端子に正または負の電圧を印加したときに流れ
る電流値を測定し、半導体メモリの端子とテスタの端子
との凄触状態が正常か否かを調べる導通テスト全行なっ
ている。
易に表示できる半導体メモリ装置を提供することにある
。さて、半導体メモリをテスタで動作試験するにあたり
、各入力端子に正または負の電圧を印加したときに流れ
る電流値を測定し、半導体メモリの端子とテスタの端子
との凄触状態が正常か否かを調べる導通テスト全行なっ
ている。
本発明は、このような導通テストにおいである特定の入
力端子に流れる電流と他の入力端子に流れる電流とを比
較することによシ、予備回路を使用しているか否かを判
別できること全特徴とする半導体メモリ装置にちる。
力端子に流れる電流と他の入力端子に流れる電流とを比
較することによシ、予備回路を使用しているか否かを判
別できること全特徴とする半導体メモリ装置にちる。
以下図面を用いて本発明の詳細な説明する。ここでは、
ＮチャネルＭＯ８）ランジスタロ用いて説明するが、Ｐ
チャネルＭＯ８）ランジスタを用いることも可能である
。
ＮチャネルＭＯ８）ランジスタロ用いて説明するが、Ｐ
チャネルＭＯ８）ランジスタを用いることも可能である
。
従来の端子入力部分の等価回路図全第１図に示す。ポン
ディングパッド１は節点１１に、入力信号′ｆＩ：受け
て動作する入力回路２は節点１２に接続されている。抵
抗素子３とＭＯＳ）ランジスタ４で入力保護回路全構成
し、抵抗素子３の一方は節点１１に、他方は節点１２に
接続されており、一方ＭＯ８）ランジスタ４のドレイン
は節点１２に、ゲートは節点１１に、ソースは接地電位
にそれぞれ接続されている。またＭＯＳ）ランジスタ５
は導通テスト用であり、ドレインは節点１２にゲートお
よびソースは接地電位にそれぞれ接続されている。さて
、導通テストでは、入力端子に負の電圧全印加して、Ｍ
ＯＳ）ランジスタ５、抵抗素子３全通して電流が流れる
ことを確認している。
ディングパッド１は節点１１に、入力信号′ｆＩ：受け
て動作する入力回路２は節点１２に接続されている。抵
抗素子３とＭＯＳ）ランジスタ４で入力保護回路全構成
し、抵抗素子３の一方は節点１１に、他方は節点１２に
接続されており、一方ＭＯ８）ランジスタ４のドレイン
は節点１２に、ゲートは節点１１に、ソースは接地電位
にそれぞれ接続されている。またＭＯＳ）ランジスタ５
は導通テスト用であり、ドレインは節点１２にゲートお
よびソースは接地電位にそれぞれ接続されている。さて
、導通テストでは、入力端子に負の電圧全印加して、Ｍ
ＯＳ）ランジスタ５、抵抗素子３全通して電流が流れる
ことを確認している。
次に、本発明げ実施例の、特定の端子入力部分の等価回
路図を第２図に示す。ポンディングパッド１．入力回路
２．抵抗素子３．ＭＯＳ）ランジスタ４，５の接続状態
は第１図の場合と同じであり、この特定の入力端子には
さらにＭＯＳ）ランジスタロおよびプログラマブル素子
７が付加されており、ＭＯＳトランジスタ６のドレイン
は節点１２に、ゲートは接地電位に、ソースは節点１３
にそれぞれ接続されており、一方プログラマプル索子７
の一方は節点１３に、他方は接地電位に接続されている
。以下の説明では、プログラマブル素子７をポリシリコ
ンヒユーズで購成し、欠陥部分を予備回路で置き換える
場合、ポリシリコンヒユーズを電気的、レーザー等の手
段で書き込む（切断する）とする。
路図を第２図に示す。ポンディングパッド１．入力回路
２．抵抗素子３．ＭＯＳ）ランジスタ４，５の接続状態
は第１図の場合と同じであり、この特定の入力端子には
さらにＭＯＳ）ランジスタロおよびプログラマブル素子
７が付加されており、ＭＯＳトランジスタ６のドレイン
は節点１２に、ゲートは接地電位に、ソースは節点１３
にそれぞれ接続されており、一方プログラマプル索子７
の一方は節点１３に、他方は接地電位に接続されている
。以下の説明では、プログラマブル素子７をポリシリコ
ンヒユーズで購成し、欠陥部分を予備回路で置き換える
場合、ポリシリコンヒユーズを電気的、レーザー等の手
段で書き込む（切断する）とする。
欠陥がなくて予備回路を使用しない場合には、ポリシリ
コンスユーズ７が切断されていないので、導通テスト時
にはＭＯＳトランジスタ５および６を通って電流が流れ
るため、他の入力端子（第１図の場合）にくらべて流れ
る電流が太きい。一方欠陥部分を予備回路で置き換えた
場合には、ポリと シリコンヌユーズ７が切断されているので、導通テスト
時には、ＭＯＳ）ランジスタ５だけ全通して電流が流れ
、電流値は他の入力端子と同じになる。
コンスユーズ７が切断されていないので、導通テスト時
にはＭＯＳトランジスタ５および６を通って電流が流れ
るため、他の入力端子（第１図の場合）にくらべて流れ
る電流が太きい。一方欠陥部分を予備回路で置き換えた
場合には、ポリと シリコンヌユーズ７が切断されているので、導通テスト
時には、ＭＯＳ）ランジスタ５だけ全通して電流が流れ
、電流値は他の入力端子と同じになる。
このように、本発明によれば、導通テスト時にある特定
の入力端子と他の入力端子とに流れる電流をくらべるこ
とにより、予備回路を使用しているか否かの判別ができ
るという効果が得られる。
の入力端子と他の入力端子とに流れる電流をくらべるこ
とにより、予備回路を使用しているか否かの判別ができ
るという効果が得られる。
特に、ＭＯＳ）ランジスタロのしきい値電圧がＭＯＳト
ランジスタ５のしきい電圧より低い場合には電流差が大
きくなり、検出が容易となる。
ランジスタ５のしきい電圧より低い場合には電流差が大
きくなり、検出が容易となる。
−万、前記の説明とは逆に、予備回路を使用しないとき
、ポリシリコン）ユーズを切断することも可能である。
、ポリシリコン）ユーズを切断することも可能である。
さらに、前記の説明ではプロゲラヒ
マプル素子がポリシリコン、￥ユーズの場合について述
べたが、ジャンクション破壊型、レーサーアニール型で
も同様の機能が得られる。
べたが、ジャンクション破壊型、レーサーアニール型で
も同様の機能が得られる。
第１図はＮチャネルＮｉ、 （Ｊ Ｓ トランジスタを
用いた従来の端子入力部分の等価回路図、第２図は不発
明の実施例の％足の端子入力部分全示す等価回路である
。 面図において、 １・・・・・・ポンディングバット、２・・・・・・入
力回路、３−−−−°°抵抗素子、４，５，６・・・・
・・ＭＯＳトランジスタ、７・・・・・・プログラマブ
ル素子。
用いた従来の端子入力部分の等価回路図、第２図は不発
明の実施例の％足の端子入力部分全示す等価回路である
。 面図において、 １・・・・・・ポンディングバット、２・・・・・・入
力回路、３−−−−°°抵抗素子、４，５，６・・・・
・・ＭＯＳトランジスタ、７・・・・・・プログラマブ
ル素子。
Claims (1)
- 冗長回路を備えた半導体メモリ装置において、特定の入
力部分にプログラマブル素子を含んだ回路を配置し、予
備回路の使用の有無に従って前記プログラマブル素子に
書き込みが行なえ、入力端子の導通テスト等の時に前記
特定の入力部分の端子と他の入力端子とに流れる電流値
をくらべることにより、前記予備回路の使用の有無が判
別できるように構成されていることを特徴とする半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161863A JPS5951560A (ja) | 1982-09-17 | 1982-09-17 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161863A JPS5951560A (ja) | 1982-09-17 | 1982-09-17 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5951560A true JPS5951560A (ja) | 1984-03-26 |
| JPH0243344B2 JPH0243344B2 (ja) | 1990-09-28 |
Family
ID=15743388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161863A Granted JPS5951560A (ja) | 1982-09-17 | 1982-09-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951560A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816544A (ja) * | 1981-07-22 | 1983-01-31 | Toshiba Corp | プログラム可能回路 |
| JPS58170034A (ja) * | 1982-03-19 | 1983-10-06 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 修復した集積回路の識別 |
-
1982
- 1982-09-17 JP JP57161863A patent/JPS5951560A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816544A (ja) * | 1981-07-22 | 1983-01-31 | Toshiba Corp | プログラム可能回路 |
| JPS58170034A (ja) * | 1982-03-19 | 1983-10-06 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 修復した集積回路の識別 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0243344B2 (ja) | 1990-09-28 |
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