JPS5952920A - 改良三状態出力バッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は９例えばアナログ−ディジタル変換器のよう
なディジタル電子装置用の出力バッファに関し、特にこ
の発明は、多線路刊線に信号を送るための三状態型出力
バッファに関する。

他の機器からのディジクル信号が時分割の形式で流れる
多線路切線に、多ビツト出力信号を転送させる必要のあ
る電子装置が故多く存在する。そのような他の信号流通
にも適合させるために、デ〜り転送回路をもつ所謂三状
態型出力バッンアを採用することが従来の慣例であった
。

そのようなバッファはその「第６の状態」において匂、
線に対して高い出力インピーダンスを力え、もって他の
機器から母線に流れ込む信号流が影響をうけないように
している。前記転送回路が母！ｆ；Ａにディジクル信号
を送り込むことが必要な時には、このバッファはその「
第６の状、暢」から「データ出力の状態」に切替えられ
て、出力信号は「いくつかの１」又は「いくつかの０」
の形でこの回路から母線に転送される。データの転送の
後は、出力バッファは再び「高インピーダンス状態」に
切替えられる。

効率的なテ〜り通信のためにｄ、２つの状態の間の切替
が高速度に行われることが重要である。従来、これは速
い切替に最適化されたトランジスタ２例えばＴＴ　Ｌ　
ロジック用に作られたものを使うことによって達成され
ていた。しかしながら、そのような高速切替の動作が出
来ないトランジスタを使用するいくつかの回路もＩＣ処
理によって作られている。例えば、線形トランジスタ群
及び逆モードのトランジスタ群（所謂Ｔ　２Ｌ　ｌ・ラ
ンジスタ）の両方を同じチップ上に使用する手段が開発
されているが、このような両立的処理においては、トラ
ンジスタは、固有の性質として、動作をおそくする比較
的長い蓄積時間を持っている。このため、このような処
理によってえられる比較約分そいトランジスタを使用す
るものの、データを伝送母線に転送する際に速い動作を
可能とするような三伏態型出カバソファの必要性が起っ
て来た。

以下に詳細に記述する発明の好ましい実施例においては
、在来の線形トランジスタを用い。

且つデータを送らない「第６の状態」から「データ出力
状態」に高速で切替えることを特徴とする特性を有する
王状態型出力バッファが提供される。この好ましい実施
例の一特性によれば。

両方の出力トランジスタを、データを送らない「オフの
状態」にした時に高い出力インピーダンスを与えるよう
に強制する特別の制御トランジスタが与えられる。この
好ましい実施例の別の特性としては、制（財）トランジ
スタを積極的にオンまたはオフに励振することによって
、動作速度を高める。更に別の特性によれば、１方の出
力トランジスタが補助的逆相コレクタを含み。

もって該トランジスタ中の蓄積電荷を減少させるととも
に他方の出力トランジスタをオフの状態においてもプラ
ス状態に保持させる。

この発明による三伏態型出カバソファは「第６の状態」
即ち高インピーダンス状態と「データ出力の状態」との
間にどちらへも速い切替を可能とする。高および低デー
タ状態の間の切替はそのような高速度で行われる必要が
ない。例数ならば、そのようなデータ切替はバッファが
「第６の状態」で母線から切り離されている時起るから
である。

本発明の他の目的、特性及び利点は９次の実施例につい
て図面を参照して説明することによって明らかとなろう
。

図面を参照すると１図示されている回路は。

１９７８年８月８日出願の米国特許出願第９３１、９６
０号に記載されたアナログ−ディジタル変換器について
使用された三伏態型出力バッファの一部である。そのよ
うな型の変換器は両立可能な直線−１２Ｌ処理によって
単一のＩＣチップ」二に一緒に形成されている正規モー
ドの線形トランジスタと逆モードトランジスタ（所謂１
２Ｎ、トランジスタ）との両方を含んでいる。そのよう
な処理によって作られた線形トランジスタは切替速度に
ついては最適でなく９例えば普通Ｔ　Ｔ　Ｌ論理回路用
に製作されたトランジスタなどに比べ、その動作をおそ
くするような比較的長い蓄積時間をもつ頌向がある。

アナログーティジタル変換器は予め選択された数の出力
ピッｌ−（即ち８ビットとか１２ビット）をもち、その
ような変換器用の出力バラノアは、それぞれの出力ヒツ
トに対するバラノア段をもつ。図示される回路（づその
ような−・つのバッファ段−１（Ｊ）　ト別のヒツトに
対するこれと同様な第２のバッファ段ａ２）とを含んで
いる。両方のバラノア段とも共通の制御線ＯＱの上に第
６の状態への命令信号を発生ずるように動作する共通制
御□□回路（１４）によって「第６の」即ち高インピー
ダンス出力の状態に切替えることが出来る。

出力ハッファ段叫（ｄその出力テークのピントをアナロ
グーティジタル変換器（図面ＶＣＨ：示してない）に接
続されているテーク線路（１８）から受けとる。この線
路は出力バラノア中のすへてのトランジスタのように正
規モートの線形トランジスタである励振トランジスタ（
Ｑｌ）のベースにバッファの中で接続されている。トラ
ンジスタ（Ｑｌ）のベースは抵抗（Ｉｃ　１．　）を通
して正の電圧供給線路（２０）にも接続されている。テ
ーク線路（１Ｂ）は例えばアナログーティジノル変換器
中で、　　Ｉ２Ｌのコレクタに接続され、この■２　Ｌ
　＋・ランジスタが動作すると、このコレクタは抵抗（
Ｒ１）によって供給される電流をすべて流し、これによ
ってトランジスタ（Ｑｌ）のベースを負に励振すること
が出来る。

ハソファ（柳は正電圧供給線路１２０）と共通電源線（
２）との間に直列に接続されるトランジスタ（Ｑ２）。

（Ｑ３）をもち、所謂１・−デムボール構成となってい
る。（Ｑ３）のベース附、データ信号を（Ｑｌ）のエミ
ツタから直接に受けとり、　　（Ｑ２）のベースはデー
タ信号を（Ｑｌ）のコレクタ端子に接続された抵抗器（
Ｒ２）を通して受けている。（Ｑｌ）のもう１つのコレ
クタ端子は抵抗器（Ｒ３）を通して正電圧供給線路（２
０）に接続されている。

（Ｑ２）、　（Ｑ３）へのデータ信号（ｄ相補的である
。即ち一方は人力と同符号のデータ信号であり、他方は
逆符号のデータ信号である。従って、バッファ（１，０
）が出力データを出している時、線路（１８）上の変換
器のテーク・ビットが高いが低いかによって、トランジ
スタ（Ｑ２）、　（Ｑ３）の一方はオンであり、他方は
オフとなっていて、バッファの出力線路（財）ｋｊ：　
ｌ・ランジスタ（Ｑ２）、　（Ｑ３）の間の共通接続部
Ｖこ接続され、入力に対応する出力テーク・ビットを生
成する。この実施例に示されている回路ｔ１η成では、
出力テーク・ビットはデータ入力線路（１８）上の変換
器のデータ・ビットにょって逆転される。

バッファ（拘を高インピーダンス出力の状態に切替える
ことが必要になった時−２，後で説明するような手順で
制御線路ｏ０が「高い」状態となる。この高い命令信号
が２つの抵抗器（Ｒ／Ｉ）、　（Ｒ５）を通してそれぞ
れの１間１１１−ランジスタ（Ｑｌ）、　（Ｑ５）のベ
ースに向けられる。（Ｑｌ　）のコレクタは（Ｑｌ、）
のコレクタに接続され、　　（Ｑ５）のコレクタは（Ｑ
ｌ）のエミツタに接続されている。（Ｑｌ）が励振され
ると、　　（Ｑ２）から励振をとり去って、このトラン
ジスタのベースを引き下げる。同時に（Ｑ５）は（Ｑ３
）のベースを引き下げるように動作する。とうして（Ｑ
２）、　（Ｑ３）の両方が、　（Ｑ２）、　（Ｑ３）へ
のｊ−夕信号を無効にするような（Ｑｌ）、　（Ｑ５）
の出力によって積極的にオフの状態になる。出力線路（
陶にはどちらのテーク状態（１又はゼロ）からでも「高
インピーダンス状態」への急速な変換が行われる。

バラノア（Ｊすが「高インピーダンス状態」にある時（
Ｑｌ）のベースはバッファ出力線路（ハ）に影響を力え
ることなしに「高」又は「低」に励振されつる。制（財
）線路（１（９が「低」に励振されると。

（Ｑｌ）と（Ｑ５）の両方がオフに切替えられ、　（Ｑ
２）と（Ｑ３゜のベースをもとに戻し、バッファをテー
ク出力状態に引き戻す。

制御線路００が「低Ｊになっている時、もしくＱｌ　）
　（Ｄ　ヘー　スカ％なら（Ｑ３）のベースへ’ｆｊ−
何モ励振は力［ｊえられず、　　’（Ｒ２）と（Ｒ３）
の接続部はもはや電圧が下ったま１の状態に止っていな
い。（Ｒ３）は正電圧供給線路１２０）　ＶＣ接続され
ているので、（Ｒ２：と（Ｒ：３）の接続部の電圧は−
１−昇し、　（Ｑ２）のベースは正に励振される。その
結果、出力線路（Ａは正に励１：ｌＡされ、「１］の出
力を示す。

反対に、共通制御線路（１（Ｇが「低」になっている時
、もしも（Ｑｌ）のベースが正に励振されようとすると
、このベースの励振は（Ｑｌ）をオンの状態にする。（
Ｑ４）Ｋよって解放された（Ｒ：３）からの電流は（Ｑ
ｌ）を通り、　（Ｑ５）によって解放された（Ｑ３、の
−＼−スー＼流れる。その結果として、　（Ｑ３）が「
オン」に切替えられ、出力線路（ハ）は「セロ」の出力
を示す。

以上の説明から明らかな様に、「高インピーダンス状態
」に切替えられる時、オフにならなければならないトラ
ンジスタは積極的にオフの方に励振される。更に、　（
Ｑｌ、）は内部論理レベル以外にオフへの励振がないの
で、臨界的に時間制約された切替動作を完成させるグこ
めにオフに切替わる必要がないので、　（Ｑｌ、）の電
荷蓄積時間はもはや重要な因子ではないことも注意すべ
きである。

バノノア（ｌＯ）のもう１つの重要な特性は、低い方の
出力トランジスタ（Ｑ３）について飽和検出コレクタを
もっていることである。このような飽和検出コレクタは
図面では上向きに示されている特別エミッタ（３０）と
いう形で示されている。このコ１／クタは実効的に（Ｑ
３）に統合された逆モード・トランジスタであって、こ
れがなければ「セロ」出力状態の時、即ち（Ｑ３）かオ
ンに励振され、　　（Ｑ２）がオフにしておきたい時に
起るであろう問題を避けるために設けられる。

そのような条件において、　（Ｑ２）のベースを励振す
る（Ｑｌ）のコレクタ電圧が（Ｑｌ）の飽和電圧のため
ｖｃ　（Ｑ３）のベースよりも余割に正になるという事
実から問題が発生する。もしくＲ２）がなかったとする
と、軽い負荷をかけられている結果として（Ｑ３）のコ
レクタ電圧が充分に低いならば。

（Ｑ２）のベース−エミッタ接続が前方向にバイアスさ
れることが起り得る。その結果、そのような状況丁でに
１．望−ましくない電流が正電圧供給線路（２０）から
直列に接続されているｌ・ランジスタ（Ｑ２）、　（Ｑ
３）の両方を通って共通線路（２［Ｆ］へ流れるであろ
う。

その問題を避けるために、下側の出力トランジスタ（Ｑ
３）　ＶｔＸ　ｕ正規のエミッタの拡散と一緒に作られ
る追加のＮ十領域（７）を形成しである。（Ｑ３）の正
規モードのコレクタ電圧がベース電圧以下に落ち始める
につれ、こめ領域は、ベースに注入される電子のいくつ
かに対して逆モートのコレクタとして動作する。この逆
モードのコレクタＣｄ　ｌｄ　（Ｑ３）が電圧飽和に近
づくことによってオンにスイッチされ、　　（Ｒ２）を
通る電流の流れを作り、　（Ｒ２）の両端に相応する電
圧降下を発生する。

この電圧降下が（Ｑ２）のベース電圧を減少させ。

それが出力トランジスタ（Ｑ２）、　（Ｑ３）を通って
実質的な電流の流れを生せしめるに充分なほど前方向に
バイアスされるのを妨げる。

逆モードのコレクタ００）を備えることはダーリントン
接続トランジスタを１・−テムボールの」−側のトラン
ジスタとして用いる在来の回路構成よりも優れたもので
ある。ダーリントン回路ｆｄぞの高いβと、線形素子の
大きな寄生的なへ一ン容ｆｊ’＋１　（キャパシタンス
）とのために、ダーリントンのベースを励振する時、実
際の出力トランジスタをオフにすることが難しいという
欠点をもっている。′＝！たコレクタ（ト）をもつこと
は単独の出力素子と直列にダイオードを使っている他の
回路よりも優れている。

この具体例の優れた点Ｖｉ特に「第６の状態」からデー
タ「１」の状態に切替える時に明らかである。（Ｑ５）
が（Ｑ３）のベースをもとに戻す時。

（Ｑ２）を前方向にバイアスし、上昇しプこ電圧を出力
に送り出すためにその電圧はベース−エミッタ間の電圧
（ＶＢＥ）分だけが上昇すればよい。

従来の回路では、１・−テムボールの上方（Ｄ　Ｉ・ラ
ンジスタへの励イ辰は出力が出るまでに２倍近く上昇し
なければならなかった。この違いは大きな寄生容量がき
びしく内部ノード（節）の回転率を制限し、従って出力
を制約する線形トランジスタを使う時に重要である。

更に、逆上−トのコレクタ（ト）との組合せで（ＴＬ２
）によってもう１つの機能が遂行される。回路がデータ
「ゼロ」の状態になる時、早い切替を可能と１−るため
に実質的な過励振が（Ｑ：３）に加乏−られる。この過
励振は過剰ベース電荷を招来し、この′電荷は普通の状
態では１回路が「第６の状態」に戻される時に（Ｑ３）
をオフにする速度を低下させる。しがし乍ら（Ｑ３）が
飽和し始め。

逆モード・コレクタα）を働作させ始めるとそのベース
励振はこのコレクタ電流の量だけ減少させられる。（Ｒ
２）の値を適当に選択することによって（Ｑ２）は逆モ
ード・コレクタ（ト）を飽和させることなしに安全にオ
フにすることを確認出来る。

その結果として、それ（ｌ′１（Ｑ３）をかろうじて飽
和状態にするのに必要な値を超過している励振７Ｌ流を
（Ｒ３）からとり去る。その結果として、過剰ベース電
荷は減少し、データ「ゼロ」の状態から「第６の状態」
への切替時間Ｉ−Ｊ−減少する。

多くのバッファ段（バッファ（拗附、そのうちの１つで
あるが）を制作１する制（財）１腺路０６１は、共通の
制御回路網（１Φの一部を形作っている（Ｑ６）のコレ
クタによって制御される。この回路網はＨＢＥと表示さ
れた入力信号を受けて、「第６の状態」への切替を始動
させる。

制御回路の出力トランジスタ（Ｑ６）がオフになると、
正電圧供給線路１？０）に接続されている（Ｒ６）が（
ｑ（ｌのコレクタの電■を引き」−げ制御線路を正にす
る。これは各バッファ段の（Ｑ４）と（Ｑ５）とで代表
されるような制御トランジスタの対を働作させ、すべて
のバッファ段は高インピーダンスの「第６の状態」に切
替えられる。

も］〜（Ｑ６）がオンに切替えられると、それｆｌ（Ｒ
６）からの電流を流し、共通の制御線３ｃ）を「低」に
励振する。これが（Ｑ４）、　（Ｑ５）および、その他
のノく、ノファ段のこれに相当するトランジスタの対の
ベース電圧を引き下げる。

このオフ励振は制御トランジスタをオフにする原因とな
っている蓄積ベース電荷を急速に除去し、バッファがデ
ータを出力に転送することが出来るようにする。

オンの方へもオフの方へも（Ｑ６）を早い速度で切替え
ることが望ましい。（Ｑ６）をオンにする時は早く切替
わるようにするために、そのベースを強く励振すること
が望才しい。励振電流は（Ｒ７）および（Ｒ８）　ｌ／
ｉ１−よって正電圧供給線路（測から供給される。一度
（Ｑ６）のコレクタが「低」に切替ったら、ベース励振
をその出力を「低」に保つのに丁度十分なだけの値に減
少することが望捷しい。これは蓄積ベース電荷を最小に
し、　（ＱＧ）が「データ出力状態」から「第６の状態
」へ転換する時に早く切替えられることを可能とする。

抑制（イランプ）ダイオード（Ｑ７）が（Ｑ６）への励
振を制御する。（Ｑ６）のコレクタが飽、ｆＩ］　Ｋ近
附くと、　（Ｑ７）　ｌ’ｉ前方向にバイアスされ、励
振電流を（Ｒ７）からとり去る。（Ｒ８）の両端の電圧
降下は（ｒ１９）の存在によって（Ｑ６）のＶｎｇの何
分の−かに安定化させられる。その結果として、　（Ｑ
６）の飽和コレクタ電圧は１次に（Ｑ６）をオフにする
時に実質的な蓄積時間による不利を蒙ることなしにコン
トロールトランジスタ 十分低い値になる様に制ｉｆｆｌｌすることが出来る。

（Ｑ６）に対する励振は（Ｑ８）によって制御される。

（Ｑ８）がオフの時，　　（ＱＧ）は上述した様に制御
された飽和状態になる。（Ｑ８）がオンになると（Ｑ６
）から励振をとり去り（Ｑ６）はオフとなる。（Ｑ８）
をオンにする励振は（Ｑ７）が（Ｑ６）を制菌する方法
といくらか類似ゐ方法で制限される。（Ｒ＋　ｏ　）と
（ｒｕ．ｔ）の比ｆｌ：　（Ｑ８）がオンしている時，
　（ＲＩＯ）の両端に（Ｑ８）のＶＩＣＰ２の一部を作
るように選択されている。

これによって（Ｑ８）のコレクタ電圧が落ちるので（Ｑ
９）のへ、−Ｚ−エミッタは前方向にバイアスされる。

すると次に正電圧供給線絡り）から（Ｑ８）へのベース
励振電流の源である（Ｒ１２）からの電流が流れる。

（ＲＩＯ）の電圧降下は，　　（Ｑ６）がオフになるこ
とを保証する電圧値寸で（Ｑ８）のコレクタ電圧が低下
すると．　（Ｑ９）が動作して，ベースの励振を制限し
くＱ８）が完全υて飽和することを防ぐ様に選ばれてい
る。これｉｌ−ｌｔ（Ｑ８）の蓄積時間を最小にする効
果をもち，　（Ｑ６）に加えられるベース電圧の振巾の
範囲を減少することにもなる。この振巾を減少すること
により（Ｑ８）がオフになった後（Ｑ６）がオンＶＣな
るまでに要する時間が減少させられる。

更に、　（Ｑ９）は工状１軒型制菌入力のための入力端
子臨界値を確立することを助ける。（Ｑ８）がオンして
いるが過励振ではない時、　　（ｒｔ＋ａ）の先端の電
１１ミが要求される臨界重臣よりもＶｌの電圧分たけ高
くなるように（Ｒ１３）と（Ｒ１，Ｉ）の比が選定され
てい乙。（Ｑ９）が前ノＪ向にバイヤスされている時、
それｆｄ　（Ｒ，＋２）から過剰の励振電流をとり去り
、自動釣にその電圧をその値まで減少させる。

（ＱＩＯ）のベースが臨界値より上である時、　（ＱＩ
Ｏ）はオフとなＩ）　、　　（Ｒ］２）からの電流は抵
抗器群を通して（Ｑ８）のベースを励振する。抵抗器の
値ｉ−ｔ　。

（Ｒ１３）の先端の電圧が（Ｑ９）によって必要な臨界
値プラスＶＢ＋、、に等しい電圧値に安定化されるよう
に選定されている。　　入力で（Ｑｌ０）のベースに加
ＢＥ えられる電圧が臨界値に向って減少してゆくと。

（ＱＩＯ）は前方向バイアスとなり、　　（Ｒ１２）か
ら電流を通し始める。ＨＢＥが臨界値以下に励振される
と。

（ＱＩＯ）は過剰励振になる値よりもっと多く通電し。

（Ｑ８）へのベース励振が減少する。最終的にＨＢＥが
低い方の（ゼロ）論理レベルを超えると。

（Ｑ８）への励振１ｄ（Ｒ＋＋）がそれをオフに切替え
るように減少する。

次に、　　（Ｑ６）がオンになり、前述した様に７・ラ
フ−ｒは「第ろの状態」から「テーク出力状態４に切替
わる。

飽和状態又はそれに近い状態で動作するトランジスタも
また。正規のベース拡散の理論にほぼ従うように調整さ
れたベース拡散隔離層を備えている。ＮＰ↑・Ｊのへ〜
−スとその上の層とがＮ　ＰＮのコレクタであるベース
を有する横型１１））Ｊ　Ｉ）のそれぞれエミッタとコ
レクタとを形成するように狭い割り込みのエピタキシア
ル領域がある。これは飽和モードにおける過剰ＮＰＮベ
ース電流によって、Ｎエピタキシャル領域（で注入され
たホールを運び去る。この層は通常は他の飽和阻止機能
をもたない（Ｑ４）、　（Ｑ５）がオフになる速度を上
げることを助け、　　（Ｑ３）、　（Ｑ６）および（Ｑ
８）の遮断時間にいくらかの改善をもたらす。

望むならば、トランジスタ（Ｑ４）、　（Ｑ５）の動作
は追加の逆コレクタという形で飽和阻止機能をもたせる
ととによって更に高速化することが出来る。そのような
コレクタば（Ｑ３）におけるコレクタζ３０）として作
られているが９個々のトランジスタのベースに直接接続
されて、過剰励振を減少させるために使われることを可
能とする。

（Ｑｌ）と（Ｑ６）のコレクタ１ｌ−ｉ動作特性を改善
するために２つの別々の接点をもっていることがし１面
から分るであろう。これらの別々の接点＋ｄ埋設層を通
して実際のコレクタと接触することを伴う直列抵抗とエ
ビクキシアル層の抵抗とがそれぞれ電圧引き上げ抵抗（
Ｒ３）および（Ｒ６）と直列に分離されることを可能と
する。このようにして使用されているトランジスタの実
際のコレクタ電圧に極めて近い電圧を各・々の負荷を励
振するためにイ吏うことが出来る。

【図面の簡単な説明】 図面は多段三状態型出カッくツファの１つの段を、全部
のバッファ段に対する共通の制量回路と共に示す回路図
である。

Claims (1)

1. 【特許請求の範囲】 （１）他の装置からのディジタル信号も流過させる多線
   路母線に結合させるべき多ピントのディジタル出力を生
   成する電子装置を前記母線Ｖζ結合させるための多段三
   状態型出力バッファにして、各バッファ段が 高い供給電位と低い供給電位との間に接続される出力ト
   ランジスタ回路と。 前記出力トランジスタ回路に接続された出力線路と。 対応するデータビットを前記電子装置から受けとる入力
   をもち、且つ前記テーク・ビットの状態に対応するデー
   タ信号を生成する出力回路を持つデータ論理回路と。 対応する出力ビットを前記出力線路（Ｃ生成させるため
   に前記データ信号を前記出力トランジスタ回路に結合さ
   せる回路と。 前記バッファ段のすべてに対して共通であって、旧、つ
   高インピーダンスバッファ出力をもたらすための命令信
   号を備えた予定の制研状態に切替り得る制菌線路と。 該制四１線路（（結合された入力回路及び前記出力トラ
   ンジスタ回路に結合された出力回路をもつ制御トランジ
   スタ回路とを包含し。 前記制御トランジスク回路は前記命令信号がオフの時は
   通常動作していない状態にあるとともにＡｉＪ記出力ト
   ランジスタ回路から実効的に隔離されておりもって前記
   出力トランジスタ回路が前記電子装置のデータビットの
   状態に従う前記データ信号に応答しつるようになってお
   り。 前記’１ｆｆｌｌ　ｌｊｌ　Ｉ・ランジスタ回路は前記
   命令信号に応答して前記出力トランジスタ回路金働かせ
   もって前記データ信号を無効にするとともに、高インピ
   ーダンスのバッファ出力状態に迅速に切替えうるように
   なっている多段玉状態量出力バッファ。 （２）特許ｒｉ？’Ｔ求範囲第１項に記載の三状態型出
   カバノファにして、前記出力トランジスタ回路が前記供
   給電位の間Ｖこ直列シて接続された２つの出力トランジ
   スタヲ含ミ。 前記出力線路が前記トランジスタの間の共通接続部に接
   続されており。 前記データ論理回路が直接および逆符号のデータ信号を
   生成する第１および第２の出力をもち。 前記結合回路が前記直接および逆符号のデータ信号を、
   データ・ビットの状態に従ってそれぞれ一方又は他方を
   活性化する１）１ｊ記出力トランジスタのベースに結合
   する働きをなし。 前１忙イ間商］トシンジスタ出カ回路が＋３ｉＪ記出力
   ｊ・ランジスタの双方のベースに接続され。 前記出力トランジスタが前記匍ｊ旬トランジスタ回路の
   非活性化時に、補助的な方法で１’ｌ’ｌ　ｒＷ凸α接
   および逆符号データ信号に応答するようにイ重力き。 前記制御トランジスタ回路力’−ＡｉＪ記命全命令信号
   答して前記データ信号のどちらが１オンＪてあってもそ
   れを無効にするように同時に前記双方の出力トランジス
   タのベースの電圧を引き下げるようになっている三状態
   型出カバソファ。 （３）　　ｑ’ｌ許請求範囲第２項に記載の三状態型出
   カバソファにして、　ｉｉ■記制御ｆｌ　＋−ランジス
   タ回路が、ぺ□−スを前記共通の＜ｌｊＵ町１．線路に
   よって励振させる第１および第２の制萌］　１−ランジ
   スタと。 ｒ３ｉＪ記第１制司」ｌトランジスタのコレクタが一方
   の前記出力トランジスタのベースにっ７′Ｉ：がる線路
   に接続された回路と。 第２の！１ｊｌＪ　ｍＭ］　Ｉ・ランジスタのコレクタ
   が他方の前記出力トランジスタのベースにつながる線路
   に接続された回路とを包む三伏態型出力ハッノア。 ｕ）　　’＋’Ｊ　Ｆｌ−請求範囲第６項に記載の三状
   態型出カバッファにして、前記データ論理回路がデータ
   線路に結合されたベースを有するデータ・トランジスタ
   を含み。 前記デ〜り・トランジスタのコレクタが一方の前記出力
   トランジスタのベースに結合され。 ｎ１１記データ・）・う・ンジスタのエミッタが他方の
   前記出力トランジスタのベースに結合された三状態型出
   力バッファ。 （５）特許請求範囲第６項に記載の三状態型出カバソフ
   ァにして、一方の前記出力ｌ・ランジスタが、飽和に近
   附いた時に電流を起すための飽和検出用素子と。 前記電流に応答して一方の前記出力トランジスタに対す
   る励振を減少させもって次のオフ時に迅速な動作を与え
   るようになっている回路とを含む三状態型出カバソファ
   。 （６）前記飽和検出用素子が通常は前記出力ｌ・ランジ
   スタへの励振として働く電流の一部を前記データ論理回
   路からとり去るために該データ論理回路に結合された特
   許請求範囲第５項に記載の三状態型出カバソファ。 （７）−方の前記出力トランジスタが該出力）・ランジ
   スタの飽和近接時に、電流を生起させる飽和検出用素子
   を具え。 他方の前記出力トランジスタへの励４Ｑ　’、１減少さ
   せる前記電流に応答して前記一方の出力トランジスタが
   オンである間に前記他方のトランジスタを確実にオフに
   する回路を具えた特許請求範囲第５項記載の三伏態型出
   力バンファ。 （８）特許請求範囲第７項に記載の三状態型出カバソフ
   ァにして、前記回路が、前記データ論理回路と、前記他
   方の出力トランジスタの制呻電＋へ七の間を接続する抵
   抗器を含み。 １油記電流が前記抵抗体を貫流して、前記制御電極の電
   圧を減少させもって前記他方のトランジスタを確実にオ
   フの捷＼に保持する三状態型出力バノファ。 （９）前記制御トランジスタがオフになることをスピー
   ドアップする回路をもっている特許請求範囲第６項に記
   載の三状態型出力ハンファ、ｊｌ、ｏ）　　ｌ″ｉ’Ｊ
   　６１２スピ一ドアツプ回路がベース拡散隔離層を含む
   特許請求範囲第９項（Ｃ記載の三状態型出力バッファ・ （Ｉ］）　　ｎｉＪ　ｎ１２スピ一ドアンプ回路が逆モ
   ードのコレクタの形式の飽和抑圧手段を含む′庁許請求
   範囲第９項！／２：記載の三状態型出力バノファ。 （＋２１　　＋ｉｉＪ記逆七−ドのコレクタがそれぞれ
   のトランジスタのベースに接続された特許請求範囲、■
   １１項（（記載のＲ状態型出力バッファ。 （１３１特許請求範囲第２項に記載の三伏態型出力バノ
   ファにして、前記制御トランジス２回路を動作させるた
   めの信号を生成するためるで前記制御線路に接続された
   共通の制御回路を含み。 該制御回路が前記制御ｉｆ’ｌｌ　ｌ−ランジスクのオ
   ンおよびオフの両方の状態に対して有効に働く励振信号
   を生成させる回路を含みもってこれらの制御トランジス
   タの蓄積時間を減少させて切替速度を早めるようになっ
   ている三状態型出力バッファ。 （１４）　　’特許請求範囲第１３項に記載の戒状態型
   出カバッファにして、前記制御回路が前記側脚９線″＃
   Ｊに接続されグζコレクタを有する励振信号用トランジ
   スタと。 該コレクタと電源供給線路との間に接続された抵抗器と
   を含み。 前記励振信号用トランジスタがオフになっている時シて
   、前記抵４フＬ器を通る電流が前記山１　（ｉｌｌｌ　
   （−ランジスクをオンに励Ｊｈでし。 前記励振付号用トランジスタがオン［なった時に前記抵
   抗器を通る電流を減らずように１動ぐ３状１燕型出力バ
   ッノア。 θ！′５）他の装置からのディジタル信号も流過さぜる
   多線路旬線に結合されるべき多ビンｊ・のディジタル出
   力を生成する電子装置を前記母線Ｃ″ｒＣｒＣ結合グζ
   めの多段三状態型出力バノファｆＣＬ、で、各バッファ
   段が 高い供給電位と低い供給電位との間Ｃて接続される出力
   トランジスタ回路と。 前記出力ｌ・ランジスタ回路に接続された出力線路と。 前記出力トランジスタ回路に結合されて前記出力線路に
   対応出力ビソトを生成するデータ論理回路と。 前記ナベでのバッファ段に対して共通で。 高インピーダンスのバッファ出力を生成するためのオン
   又はオフの命令信号を鳥える共通の１ｌｉｌｌ研線路と
   。 該制ｔｌ＋；線路に結合された入力回路及び１ｉｊ記出
   力トランジスタ回路をオフにするため（Ｃ前記出力トラ
   ンジスク回路に結合された出力回路をもつ制Ｖ＋　＋−
   ランジスク回路と。 前記側（財）線路をオンの状態とオフの状態　０７）と
   の間しこ切替えるために該制ｔｌＩ線路に結合された共
   通制御回路とを包含し。 該共通の制御回路が前記制御線路のオンおよびオフの状
   態を生じさせる励振信号を発生ずる回路を含む多段三状
   態型出力バッファ。 ０（ｅ　　Ｔテア１′「請求範囲第１５項に記載の王状
   態型出カバッファにして前記出力トランジスク回路が前
   記供給電位の間に直列ひて接続された２つの出力トラン
   ジスタを含み。 前記出力線路が前記トランジスタの間の共通接続部に接
   続されており。 前記データ論理回路が直接および逆符号のデータ信号を
   生成する第１および第２の出力をもちもってデータビッ
   トの状態に従って前記出力トランジスタの一方又は他方
   を活ｕＩＥ化する働きをなし。 前記？Ｉｉ制御ｌ・ランジスタ回路が前記出力トランジ
   スタをオフにするために該出力１ランジスタに結合され
   た三状態型出力バンファ。 特許請求範囲第１６項に記載の三状態型出カバソファに
   して、　ＭｉＪ記１１ｉ１１征１回路が前記制御’ｌｌ
   線路に接続されたコレクタを有する励振信号ｌ・ランジ
   スタと。 前記コレクタと電照供給線路との間に接続された抵抗器
   とを包含し。 前記抵抗器を通る電流が前記励振信号１・ランジスクの
   オフ時に前記制御トランジスタを励振し。 該励振信号トランジスタが、オンになった時前記抵抗器
   を通る電流を減少させるように働く三伏態型出力バッフ
   ァ。 （１８）　　　特許請求範囲第１７°項に記載の三状態
   型出力バノファにして、前記励振信号トランジスタのベ
   ースと電源供給線路との間に接続されもって前記ベース
   を実質的に励振させてオン状態に迅速に切替えるための
   回路を含み。 該回路が附加的回路を含み、該附加的回路は前記励振信
   号トランジスタがオンに切替った後に蓄積電荷を最少に
   するようにベースの励振を減少させるようになっている
   三状態型出力バッンア。 （１［相］　　特許請求範囲第１７項に記載の三状態型
   出力バッファにして、前記附゛加的回路が前記励振信号
   トランジスタのコレクタに接続された出力を有するトラ
   ンジスタを含み、これによって前記コレクタが前記附加
   的ｌ・ランジスタから電流を受けもって前記励振信号ト
   ランジスタを励振する電流を減少させる三状態型出力バ
   ッファ。 （社）　　特許請求範囲第１９項に記載の王状態型出力
   バッンアにして、前記剛力［ｌ的トランジスタがダイオ
   ードとして接続されており。 前記トランジスタ／ダイオードのベースと、前記励振信
   号トランジスタのベースとの間しＣ接続された電圧降下
   用抵抗器と。 該電圧降下用抵抗器に接続されもって前記励振信号トラ
   ンジスタがオンの時のＶＢＫの一部となる電圧降下を生
   成させる回路とを有する三状態型出力バッファ・ ■ｌ）　　特許請求範囲第１６項に記載の三状態出力共
   ソファにして、前記共通制御回路が、前記制御トランジ
   スタ回路を働かせるための励振信号トランジスタと。 前記励振信号トランジスタを動作させる励振制御トラン
   ジスタと。 前記励振制御トランジスタのベースと該ベースに励振を
   供給するための電源供給線路との間に接続された回路と
   を包含し。 該回路が附加的回路を含み、該附加的回路＋−１前記励
   温制呻トランジスタがオンになった後に蓄積電荷を最少
   にするように該トランジスタへのベース励振゛を減少さ
   せるようになっている三状態型出力バッファ。 （イ）前記附加的回路が前記励振制御トランジスタのコ
   レクタに接続された出力端子を有する附加的トランジス
   タを含む特許請求範囲第２１項に記載の三状態型出力バ
   ッファ。 翰　　前記附加的トランジスタのベースと、前記励振制
   御トランジスタのベースとの間に接続された電圧降下用
   抵抗器を含みもって前記励様制師トランジスタのＶゆの
   一部となる電圧降下をもたらす特許請求範囲第２２項に
   記載の三状態型出力バノファ。 （ハ）　　特許請求範囲第２２項に記載の王状態型出カ
   バソファにして、前記附加的トランジスタのコレクタと
   ベースとの間に接続された電圧降下用抵抗器と。 前記電圧降下用抵抗器に接続されたエミッタと、前記共
   通制向１回路に対する入力端子に接続されたベースとを
   有する臨界トランジスタとを含み。 前記電圧降下用抵抗器（１，前記励振制御ｊ４１トラン
   ジスタかオンの時に、前記臨界トランジスタに対する所
   要の臨界電圧から予定の量だけ前記エミッタをバイアス
   するように働く王状態型出力バツファ。 （ハ）　　前記エミッタのバイアスが所要の臨界電圧よ
   りも’　ＶＦＩＥだけ高くセットされた特許請求範囲第
   ２２項に記載の三状態型出力バツファ。