JPS5953728B2 - アナログ−デイジタル変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ−ディジタル変換器に係り、更に詳述
すればアナログスイッチ、遅延回路及びアルゴリズム・
コーグを直列に接続した縦続回路に結合さＦＬだ比較器
を具えた変換器に関する。

アナログ−ディジタル変換器（以下Ａ−Ｄ変換器という
）は基準電圧に対するアナログ入力電圧の比をディジタ
ル数で表わす装置である。

これらのＡ−Ｄ変換については多数の文献（例えば米国
雑誌エレクトロニック・テ゛ザイン１９６８年１２月５
８．１９日号及び１９６９年１月４日号に記載のＡ−Ｄ
変換技法）にも紹介されている。

これらの変換器及び変換方式の精度、分解能は一般に信
号が各回路素子ブロックを通過するとき直流シフトによ
り不利な影響を受ける。

また、変換器の精度及び分解能は一般に抵抗比の偏差に
より不利な影響を受ける。

演算増幅器を具えた変換器に関する問題は、オープン・
ループ利得の既定値からの偏差、入力電圧及び入力電流
のオフセット、及び有限の入力インピーダンスである。

また、変換速度は演算増幅器のスリューレートによって
制限される。

変換器の構成に際し変成器を用いるとき、変成器の１次
側に直流電圧成分が現われないようにしたり、またオフ
セット及び回路群の休止時に生ずる利得の誤差を除去す
ることは困難である。

直流またはゆっくり変化するアナログ信号の測定におい
て従来の変成器方式は実用的でない。

回路ブロックを直列に接続して成る縦続回路の利得安定
は、一般にそれぞれの各ブロックに対する特定の利得を
保証することにより得られる。

各ブロックにおける高ループ利得と共に局部的な負帰還
には、確実な安定度を得るために周波数補償手段が必要
である。

しかして、この周波数補償手段は変換器の変換速度を制
限する。

本発明は上述の欠点を除去するためになされたもので、
本発明によるＡ−Ｄ変換器は、縦続回路を具えており、
この縦続回路の出力はオフセツト・フリー帰還路を通っ
てその入力に帰還し、そして第１回目と第２回目の信号
通過の間に縦続回路の零オフセットが変化しないように
ある選択された時間間隔内で第２回目の信号を通過させ
ることにより零オフセットを縦続回路内で除去する。

そして本Ａ−Ｄ変換器は縦続回路の利得とそれとの積が
−１に等しい帰還路転送化をもっている。

縦続回路の利得は安定化され、そして利得調整回路と局
部帰還ループ内に低利得をもつ各回路とを縦続構成する
ことにより変換速度を改良し、もって周波数補償を最小
限度にする。

直流信号またはゆっくり変化するアナログ信号をコーデ
ィングするとき、極性反転、電圧増倍または加算の必要
なアルゴリズムを構成する際に従来必要であった抵抗比
の臨界値の問題点は複数の２次巻線を具えた変成器を用
いると共に、該変成器の１次巻線に直列にコンテ゛ンサ
を接続することにより解決できる。

また、零オフセットも上述の説明より明らかなように除
去することができる。

第１図は本発明の一実施例によるＡ−Ｄ変換器のブロッ
ク図である。

図において、電圧比較器２０は遅延時間τをもつ遅延回
路７００に結合されている。

前記遅延回路７００はアナログスイッチ５００とアルゴ
リズム・コーダー４００との間に縦続的に接続されてい
る。

前記アルゴリズム・コーダー４００はその入力信号Ｖｐ
を所定のコーディングに応じた関数で第２出力信号２と
して送り出すと共に、遅延回路７００の入力線路４に現
われた信号を反転してこれを第１出力信号１として送り
出す。

第２出力信号２及び第１出力信号１は逐次アナログスイ
ッチ５００を経て何度も前記縦続回路を通過する。

第２図は前記アルゴリズム・コーダー４００として変成
器を用いたグレイ・コード変換器のブロック図である。

いよ第２図を参照するに、アナログスイッチ５００はア
ナログ−ディジタル変換を開始するために入力電圧■０
を受信する。

電圧比較器２０は遅延回路７００に結合され、そして該
遅延回路７００に印加された信号の極性を検出する。

電圧比較器２０はその入力が零電圧より正のときに第１
論理信号を発生し、そして零電圧より負のときには第２
論理信を発生し、これによりテ゛イジタル出力信号２２
を送り出す。

前記ディジタル出力信号２２はアナログスイッチ５００
に供給される。

前記遅延回路７００はサンプル・ホールド回路６００．
６１０及びドライバー８００とを具えている。

前記サンプル・ホールド回路６００および６１０は遅延
回路７００内に信号を伝送するために二相モードの制御
パルス６０２および６０３で制御される。

遅延回路７００の出力信号はコンテ゛ンサ９００を介し
て変成器４００の１次巻線４０１に導入される。

ここで前記変成器４００は他に補助の２次巻線４０２お
よび変成比４で正の＋２端子と負の一２端子をもつ中間
タップ付第３巻線４０３を具えている。

前記変成器４００の１次巻線４０１の両端間電圧ｖｐ１
は、単位利得及びサンプル・ホールド回路６００の入力
と該１次巻線との間の電圧差Ｖｏｆｆに対してＶｐ１＝
Ｖｏ ＋ Ｖｏｆｆである。

補助の２次巻線４０２は−１の変成比をもっているので
該２次巻線４０２の両端間電圧は−Ｖｐ１＝ −Ｖｏ
−Ｖｏｆｆとなる。

次に第２図に示したスイッチ５００を−１の接点に切換
えると、電圧−Ｖｐｌは遅延回路７００及びコンテ゛ン
サ９００に伝送される。

ここで電圧Ｖｏｆｆは前回の値から変化しないと仮定す
ると、変成器４００の１次巻線の両端に生ずる新らしい
ｔ圧Ｖｐ２はＶｐ２＝ ＶＩ）ｘ＋ＶＯｆｆとなり、
コ（７）右辺は結局−Ｖｏ−Ｖｏｆｆ ＋ Ｖｏｆｆ
＝ −Ｖｏであるから、Ｖｐ２−一■０となる。

したがってオフセット電圧Ｖｏｆｆはこれにより相殺さ
れる。

上記の如く、変成器４００の１次巻線４０１に生ずる電
圧は−Ｖｏに等しいから、第３巻線４０３の正端子に現
われる電圧はＶＲ２ＶＯとなり、また負端子に現われる
電圧はＶ Ｒ＋ ２Ｖｏとなる。

なお、前記ＶＲは第３巻線４０３の中間タップに供給さ
れる基準電圧である。

ディジタル記憶回路９５０に記憶され、そしてあらかじ
め検出された正極性の電圧Ｖｏに応答して、スイッチ制
御回路５１０はスイッチ５００を接点Ｐ位置に切換える
。

その結果、比較回路２０及び遅延回路７００に印加され
る電圧Ｖ１はＶ１＝ＶＲ２Ｖｏとなる。

また、あらかじめ検出され、そして記憶された負極性の
電圧■０に対して、スイッチ制御回路５１０はスイッチ
５００を接点Ｎに切換える。

次いで遅延回路７００及び比較回路２０に供給された電
圧は■１−ＶＲ＋２ｖＯとなる。

前述動作によｌ’） Ｖ、−Ｖ。

＋２１ Ｖｏ Ｉとなり、そのアルゴリズムはグレイ・
コード変換を表わす。

再び第２図を参照するに、比較回路２０は電圧■１の極
性を検出し、そしてその極性は記憶回路９５０に記憶さ
れる。

前記電圧ｖ１は遅延回路７００及びコンデンサ９００を
通って伝送される。

スイッチ５００が再び接点−１に切換えられ、次いで記
憶回路９５０にて記憶された電圧ｖ１の極性に従うスイ
ッチ制御回路５１０の出力に応答して接点ＰまたはＮに
切換えられる。

これはｎ回（但しｎは必要なビットの数）繰り返される
。

次に新しい変換を開始するために、スイッチ５００は入
力■０の位置に切換えられ、これにより印加された入力
電圧■０の新しいサンプルが行われる。

第２図の比較回路２０により検出された各極性の順序は
比ＶＯ／ＶＲの直列グレイ・コード表を表わす。

前記グレイ・コードは既知の方法で容易に２進コードに
変換することができる。

サンプル・ホールド回路６００，６１０及びドライバー
８００における入／出力電圧の各オフセット変化が遅延
回路７００の遅れで時間内で無視できるならば、第２図
に示した回路はこれらオフセットに感知しない。

このことは熱ドリフトの問題や素子のマツチングを除く
ための回路設計上重要なことである。

コンデンサ９００は直流電圧成分から１次巻線４０１を
隔離し、そしてゆっくり変化するまたは直流的なアナロ
グ信号の変換に対しては該変換器をして有効な動作をな
さしめる。

電圧Ｖｏｆｆの補償を維持するために、コンテ゛ンサ９
００の両端間の電圧変化が遅延回路７００による遅れ時
間内で無視できるようにする。

これはコンデンサ９００の最小値及び１次巻線４０１の
インダクタンスを適宜選定することにより達成される。

第３図はコーダー４００に精密な抵抗器を用いそして重
みづけされた２進コードを発生する本変換器のブロック
図である。

アナログスイッチ５００は第２図に示したものと同等で
ある。

遅延回路７００の出力に結合された増幅器５５０は−２
の利得をもち、そしてその出力はアルゴリズム・コーダ
ー４００に供給される。

前記アナログスイッチ５００が変換の初めに■０の位置
にある。

印加された信号の電圧■０はスイッチ５００によりサン
プルされ、そして制御パルス６０２，６０３に応答して
遅延回路７００を通りコンデンサ回路９００に伝送され
る。

コンデンサ回路９００はコンデンサ１０，１２．１４を
含む回路網にて構成されており、各コンデンサの共通接
続点１８は前記増幅器５５０を介して遅延回路７００の
出力端に結合されている。

ここで前記共通接続点１８における電圧をＶ１８とする
。

また、アルゴリズム・コーダー４００は交点１６でコン
テ゛ンサ１０に接続された抵抗器１１と、交点１７でコ
ンデンサ１２に接続された抵抗器１３及び交点１９でコ
ンテ゛ンサ１４に接続された抵抗器１５とを含み、各抵
抗器１１，１３及び１５の各他端はそれぞれ基準電圧源
−ＶＲ，＋ＶＲ及び接地電位点に接続される。

ここで、前記抵抗器１５は中間タップを具え、該中間タ
ップはスイッチ５００の接点−１に接続されている。

また、交点１６はスイッチ５００の接点Ｐにそして交点
１７は接点Ｎにそれぞれ接続されている。

コンテ゛ンサ回路９００の出力に伝送された電圧で、遅
延回路７００の入力電圧Ｖｎに対する交点１９の電圧■
１９はＶ１９＝−２■ｎ＋Δ■１９となる。

ここで、Δ■１９はＶｎが零のとき交点１９に現われる
電圧である。

抵抗器１５の中間タップしたがってスイッチ５００の接
点−１における電圧は１／２■１９＝−Ｖｎ＋１／２Δ
Ｖ１９となる。

スイッチ５００が接点−１にあり、そして遅延回路７０
０およびコンテ゛ンサ回路９００を経て電圧−Ｖｎ ＋
１／２ΔＶ１９がコーダ４００に伝送される。

ここで、交点１６における電圧■１６は次式で表わされ
る。

Ｖ１６＝ ＶＲ２（−Ｖｎ＋１／２Δ■１９）＋Δ■
１６＝２Ｖｎ−ＶＲ＋Δｖ１６−Δｖ１９ 但し、 ＶＲ＋Δｖ１６はＶｎ−０のとき交点１６に現
われる電圧である。

また、交点１７における電圧■１゜は次式で表わされる
。

Ｖ１７＝ＶＲ２（Ｖｎ＋１／２Δ■１９）十ΔＶ１７＝
２Ｖｎ＋ＶＲ−Δ■１９＋Δｖ１７ 但し、■、十Δ■１７はＶｎ＝Ｑに対する交点１７の電
圧である。

前記電圧ΔＶ１６．Δｖ１７及びΔ■１９は例えば増幅
器５５０の出力に現われる交流誤差信号に起因する。

サンプル・ホールド回路６００．６１０そして増幅器５
５０に現われる直流オフセットはコンデンサ１０．１２
及び１４により交点１６，１７及び１９から隔離される
。

前記抵抗器１１，１３．１５及びコンデンサ１０，１２
．１４による各時定数を次の如く（Ｃ１ｏ） （Ｒｈ
） ｚ（Ｃ１２） （Ｒ１３） ”’ （Ｃ１４）（
Ｒｌｓ） ＞ （遅延何路７００の遅れ時間）を選定す
れば、Δ■１６＝ΔＶ１７−Δｖ１９となり、その結果
Ｖ１６＝２Ｖｎ ＶＲ及Ｕ Ｖｚ ７ ＝ ２Ｖｎ
＋ Ｖ ＲＬなる。

がくして、誤差電圧Δ■１６．ΔＶ１７及びΔｖ１９の
影響が除去される。

第４図は前述比較器２０のオフセット補償回路を示すブ
ロック図である。

図において、アナログスイッチ５２０、電圧比較器２０
及びディジタル記憶回路９５１はそれぞれ第３図の対応
するブロックと類似である。

第４図に示したアナログスイッチ５２０は基準の接地電
位点に接続された接点ＧＮＤをもっている。

また、第３図に示されていなかったが、比較器２０の出
力とディジタル記憶回路９５１の入力との間にディジタ
ル・マルチプレクサ５８０が挿入されている。

第３図の実施例について説明したような動作中は、スイ
ッチ５２０は接点ＧＮＤに接触せず、そしてマルチプレ
クサ５８０は常に接点りに接触している。

１回の変換が完結する毎に、または２回、３回またはそ
れ以上の変換が完結する毎にスイッチ５２０が接点ＧＮ
Ｄに切換わり、そして同じ時間だけマルチプレクサ５８
０は接点Ｃに切換わる。

いま、スイッチ５２０はオフセットがないとすれば、遅
延回路７００の信号入力端には零電圧が現われる。

上述の場合に零入力電圧に対するオフセットが正極性と
して検出され、そして比較器２０の出力２２に論理１が
現われたとする。

マルチプレクサ５８０は接点Ｃにあるので、前記の論理
１信号はディジタル記憶回路９５２に記憶される。

第５図に示したシークエンシャル・タイミングを参照す
るに、スイッチ５２０が接点−１にあり、次いで接点Ｖ
ｏに切換えられると、入力電圧の新しいサンプルが抽出
され、そして新しい変換が開始される。

マルチプレクサ５８０は接点りに復帰し、そして次の変
換動作が行われる。

再び第４図を参照するに、ディジタル記憶回路９５２の
出力は、互いに相補のモード関係で電流源９６１及び電
流シンク源９６２を制御する。

たとえば記憶回路９５２の出力論理１で電流■１がオン
となり、電流■２はオフとなる。

また、出力論理０の場合は上記と反対となる。

ここで前記電流■１とＩ２はほぼ等しい。

コンデンサ９１２の値及び電流■１．■２の大きさは、
スイッチ５２０の引き続く２つの行程の間の時間隔内で
接点ＧＮＤにある間、コンデンサ９１２の端子間電圧の
変化が変換器の分解能以下になるよう選択される。

上記に説明したように、テ゛イジタル記憶回路９５２内
に論理１が格納されると、電流■１がコンデンサ９１２
に流入してその端子間電圧が増加する。

スイッチ５２０の行程が何回も接点ＧＮＤに接触し、そ
してマルチプレクサ５８０も接点Ｃに切換えられた後、
コンデンサ９１２の端子間電圧にしたがって比較器２０
の基準人力２５における電圧は電圧比較器２０が零入力
電圧を負として検出する点まで上昇する。

次いで比較器２０の出力に論理Ｏが現われ、これがディ
ジタル記憶回路９５２に格納されると、電流■１がオフ
となり、代って電流■２が流れ始める。

そのためコンデンサ９１２の端子間電圧はテ゛イジタル
記憶回路９５２内に再び論理１が現われるまで減少する
。

テ゛イジタル記憶回路９５２内における論理１と０のシ
ーフェンスはコンデンサ９１２の端子電圧を調節し、こ
れによりオフセット電圧を相殺する。

また、テ゛イジタル記憶回路９５２内の１と０の現われ
る割合は、比較器の基準人力２５におけるバイアス電流
により修正された電流比■１／■２に依存する。

第５図を参照するに、比較結果のオフセット電圧は、ス
イッチ５２０を必要な時間だけ接地点に切換えることに
より変換比を僅かに減少させて補償できる。

コンデンサ９１２の端子間電圧のゆっくりした変化によ
り、第４図に示した回路のオフセット電圧変化はほぼＶ
／２ｎ−ｎτの割合に制限される。

ここで、ｎは所定の変換におけるビット数に対応した整
数であり、τは遅延回路７００の遅れ時間（すなわち変
換時間にわたる変換の分解能）である。

上記の割合は周囲温度の変動に起因する変化には充分追
従するものである。

比較器２０のオフセラＩ・電圧は、例えば内部素子の入
力電圧に依存する電力消費によって変化する。

これらの変化量及び速さを予言することは困難である。

これらの影響を最小限にするために、比較器の臨界素子
を均斉に作動させる。

このことは第６図に示すように、比較器における正及び
負の判定数を平衡させることにより達成できる。

再び第４図を参照するに、そこにはデイジタルマルチプ
レクサ５８０に第３の接点０が示されている。

この接点０は比較器２０のテ゛イジタル出力２２に使用
されず、そしてディジタル記憶回路９５１．９５２の状
態に影響を与えないようにする。

また、比較器のクロックパルス周波数は２倍である。

第６図において、比較器のクロック周波数は２倍であり
、そして該比較器は第５図のようにクロックされる。

またスイッチ５２０は接点−１にある。

比較器はある極性の電圧を検出し、次いて他極性の電圧
を検出するとにより、比較器における正、負の判定数を
平衡させる。

オフセットの補償回路をもった比較器については、前述
の縦続形オフセット補償と同じようにアナログスイッチ
５００がサンプル・ホールド回路６００から直接駆動さ
れる。

第７図を参照するに、バッファ増幅器６５０は遅延回路
７００内に含まれており、これはスイッチ５１１に対し
て所定の高入力インピーダンスを与えるものである。

前記バッファ増幅器６５０は補償動作及び入／出力のオ
フセットにはなんらの影響をも与えない。

また、変成器４００は必要な電圧乗算と電圧加算とを与
え、そして−１の帰還用変成比をもっている。

縦続利得の積及び帰還用変成比−１を維持するために、
縦続利得は＋１であることが必要である。

一般に各ブロックは、電圧フォローの演算増幅器のよう
に正確な利得をもった多段形高利得帰還増幅器で縦続構
成することにより所望の縦続利得を得ることができる。

しかしながら、このような配列では周波数補償用コンデ
ンサを多数必要とするので積分動作には不適当である。

したがって、最適の方法としては、中間利得をもった単
一段の帰還増幅器を縦続接続して各ブロックを構成すれ
ばよい。

例えば周波数補償用コンデンサを必要としない電流ソー
ス負荷形のエミッタフォローを用い、そして利得補正用
のブロックを付加することにより所定の縦続利得を得る
ことができる。

この縦続利得の自動安定化については第７図に示されて
いる。

第７図において、スイッチ５１１は２つ以上の接点を具
え、その一つには基準電圧■、が導入されており、他の
接点は変成器４００の第３巻線における追加のタップに
接続されている。

このタップの変成比は＋１である。第７図及び゛第８図
を参照するに、スイッチ５１１は接点■、にあり、続い
て接点−１にあるものとする。

変成器の１次巻線４０１の両端間には電圧−■、が現わ
れ、そして縦続利得が正確であればタップ＋１上の電圧
は零となる。

ここで、ＶＲ〉０とした場合、不十分な利得に対してタ
ップ＋１上の電圧は正であるが、利得の増大により該電
圧は負となる。

第８図に示す如く、スイッチ５１１が接点＋１に切換え
られると、タップ＋１上の電圧極性が比較器２０により
検出される。

再び゛第７図に戻ると、ディジタル・マルチプレクサ５
８０は第４図で示した接点Ｃ，Ｄ及びＯの他に接点Ｇを
具えている。

マルチプレクサ５８０の接点Ｇとスイッチ５１１の接点
＋１を同時にセットすると、タップ＋１上の電圧の極性
はディジタル記憶回路９５３に記憶される。

そして前記の記憶回路９５３は、前記第４図の記憶回路
９５２により電流源９６０が付勢されるのと同じ方法で
電流源／電流シンク源９７０を付勢する。

この電流源９７０の出力電流はコンテ゛ンサ９１３に導
入され、もって該コンデンサ９１３の端子間電圧を調整
する。

そして前記コンデンサ９１３の端子間電圧は利得調整回
路１０００の利得を制御する。

次にスイッチ５１１を接点ＶＲに、続いて＋１に戻す。

これは１回の変換完了ごとに行う場合であるが、２回、
３回またはそれ以上の変換完了ごとに行ってもよい。

スイッチ５１１が接点＋１にあるときはいつでもわずか
な電圧がタップ＋１上に保持され、これにより正しい縦
続利得が自動的に維持される。

また、コンデンサ９１３の端子間電圧の変化率は制限さ
れ、それは周囲温度の変動により起るいかなる利得変化
にも十分追従する。

第９図は第２図に示したと同様なアルゴリズムコーダー
４００′が示されている。

しかし、ここでは１次巻線に対して変成比（−Ａ）をも
った第４巻線４０６が追加されている。

したがって、第９図のコーダー４００′を第２図のコー
ダー４００に代替したブロック図を第１０図に示す。

第２図の変換器について説明したように、スイッチ５３
０を接点ｖＯに切換えて入力アナログ信号３の振幅Ｖｏ
をサンプルする。

この電圧■０は遅延回路７００及びコンデンサ９００を
経てアルゴリズム・コーダー４００に伝送される。

次にスイッチ５３０を接点−１に切換えると、前記電圧
Ｖｏの反転信号が遅延回路７００及びコンデンサ９００
を伝送する。

したがって、コーダー４００′の入力端にはこの２回目
の信号通過後に現われる電圧Ｖｐ２は正確に−ｖＯと等
しい。

ここで前述の如くスイッチ５３０を接点Ｐ又はＮに切換
える代りに、新しい接点４０７に切換え、そして第９図
に示した第４巻線４０６の一端子４０７に接続する。

なお、前記巻線４０６の他端子４０８は電圧Ｖｘの信号
源に接続されている。

前記の一端子４０７に現われる電圧はＶ２Ｏ３＝ Ｖ
−ＡＶｐ２ ＝ Ｖ −＋ＡＶｏとなる。

前記電圧Ｖ４ｏ７はスイッチ５０３でサンプルされ、そ
して遅延回路７００を２回伝送すレテＶｐ４−−（ｖｘ
＋ＡｖＯ）となる。

ココテｖｐ４は縦続回路を４回通過したことを示す電圧
である。

次に変換器としては第２図について説明したように新し
い変換動作を行う。

すなわちスイッチ５３０は比較器２０よって検出された
電圧ｖ４９□の極性にしたがって接点Ｐ又はＮに切換え
られ、そして第２図の実施例で説明したＶｏの代りに電
圧Ｖ４０７ ＝ Ｖ ｙ、＋ ＡＶｏを現わすディジタ
ルコードを発生する。

スイッチ５３０は端子４０７に現われる電圧を変換する
前に２回サンプルすると、これにより抽出された電圧は
次式で示される。

Ｖｘ２ ＋Ａ （ＶＸＩ ＋ＡＶｏ） ＝ＶＸ２ ＋
ＡＶＸｌ十Ａ２■。

前記の電圧は次にある選択された変換例えばグレイ・コ
ードまたはそのようなコードに応じたディジタル・コー
ドに変換される。

スイッチ５３０が変換前にスイッチ制御回路５１０の論
理回路群の設計により前もって定められた回数だけ端子
４０７の電圧をサンプルする。

代ってその判定は後述するように比較器２０のディジタ
ル出力から導かれる。

いま、電圧Ｖｘを零に選んだとすれば、この場合他端子
４０８は接地電位となり、電圧Ｖ４０７はＡ”Ｖｏに等
しい。

ここでｍは新しい変換を始める前にスイッチ５３０が端
子４０７の電圧をサンプルした回数である。

これはたとえば変換器の感度を変更する場合に用いられ
る。

次に、Ｖｘが第２入力端子Ｖｏ’でありそしてｍ−１な
らば、ｖ４ｏ７はＶｏ’＋ＡＶｏに等しい。

しかしてＡ−−１であるから、Ｖ２Ｏ３＝ Ｖｏ’ −
Ｖｏとなり、そしてそのディジタル・コードは異なった
時刻で与えられた各サンプルの２つの入力電圧Ｖｏ’と
Ｖ。

の差を表わす。

■０とＶｏ’とは２つの分離された信号源または同じ信
号源から供給できる。

後者の場合、変換器の出力は例えばパルスのベースレベ
ル対ピークレベルとしての信号に関連して同時にサンプ
ルされた２つの瞬時値間の差を表わす。

もしＶｘが同じ信号源から与えられ、そしてＡ＝１なら
ば■４ｏ７は（１＋ｍ） Ｖｏに等しい。

但し、Ｖｏはｍ回のサンプリングで得られたＶＯの平均
電圧である。

これは変換を始める前に電圧Ｖ。上に重畳した出力雑音
の平均をとるために入力信号Ｖｏをｍ回すンプルして積
分し、または、変換器の感度を増大させるために用いら
れる。

もし電圧■４ｏ７が変換器のレンジ例えば第２図の±Ｖ
Ｒと同等なレベルに達するまでｍを自動的に増加せしめ
ると、自動感度調整の変換器が得られる。

ｍ＝２Ｐ（但しＰ＝０． １． ２． ３・・−・・・
Ｎ） テｍを増加させると、出力コードは感度の変化に
応じて変形され、そして浮動小数点と等価な「バイナリ
浮動点」をＰ桁左にシフトしたのちに対応する。

かくして浮動点方式のアナログ−ディジタル変換器が得
られる。

【図面の簡単な説明】

第１図は本発明の一実施例によるＡ−Ｄ変換器のブロッ
ク図で、５００はアナログスイッチ、７００は遅延回路
、４００はアルゴリズム・コーダー、２０は比較器であ
る。 第２図は第１図の変形ブロック図で変成器を用いたグレ
イコード変換器のブロック図である。 ６００．６１０：サンワブル・ホールド回路、５１０：
スイッチ制御回路、９５０：ディジタル記憶回路。 第３図は本発明の他の実施例を示すＡ−Ｄ変換器のブロ
ック図、第４図は比較器２０のオフセット誤差を補償し
た本発明変換器の一部ブロック図で、５８０はマルチプ
レクサ、９５２はテ゛イジタル記憶回路、９６０は電流
源である。 第５図及び第６図はそれぞれ第４図に関連した内部シー
クエンシャル・タイミング図である。 第７図は本発明の更に他の実施例を示すブロック図で、
９５３はディジタル記憶回路、９７０は電流源、１００
０は利得調整回路である。 第８図は第７図に関連した内部シークエンシャル・タイ
ミング図、第９図は第２図に示したコーダー４００の変
形回路、第１０図は第９図のコーダ４００′を用いた本
発明のＡ−Ｄ変換器のブロック図である。

Claims (1)

1. 【特許請求の範囲】 １ 次の（イ）〜（ホ）より成るアナログーテ゛イジタ
   ル変換器。 （イ）人、出力端を具えた遅延回路、 （ロ）受信用の１次巻線と、変成比−１で前記遅延回路
   の入力端に現われた信号の反転信号を発生する２次巻線
   と、変成比４で第２信号を発生するための正、負端子及
   び基準電圧を導入するための中間タップを具えた第３巻
   線とより成るアルゴリズム手段、 （ハ）先ず変換すべきアナログ信号を前記遅延回路の入
   力端に導入し、次いで、ディジタル出力信号に応答して
   前記反転信号及び第２信号とを交互に前記遅延回路の入
   力端へ切換え導入せしめるスイッチ手段、 に）前記遅延回路の出力端を前記アルゴリズム手段の１
   次巻線に結合するコンテ゛ンサ、 （ホ）前記遅延回路に結合された第１入力端と、基準入
   力端及び前記テ゛イジタル出力信号を送りだす出力端と
   を具えた比較器手段。