JPS5954097A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS5954097A
JPS5954097A JP57163888A JP16388882A JPS5954097A JP S5954097 A JPS5954097 A JP S5954097A JP 57163888 A JP57163888 A JP 57163888A JP 16388882 A JP16388882 A JP 16388882A JP S5954097 A JPS5954097 A JP S5954097A
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    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、牛導体メモリ装置に関し、特に、１つのトラ
ンジスタと１つのキャパシタとが直列接続された１トラ
ンジスタ型メモリセルな有する牛導体メモリ装置に関す
る。
１つの絶縁ゲート型電界効果トランジスタ（以下、単に
ＭＩＳＦＥＴと称する）と、１つのキャパシタとを直列
接続せしめて成る１トランジスタ型メモリセルな使用す
るダイナミックＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　
Ｍｅｍｏｒｙ）が広（実用に供されている。このダイナ
ミックＲ，ＡＭの製造技術上の１つの課題は、牛導体基
体に形成される多数のメモリセルのキャパシタの占有面
積を極力少なくすることにある。キャパシタの占有面積
を少なくする一つの解決法は、キャパシタを構成するｉ
ｔ体材料としてより誘電率の高いものを使用することが
考えられる。従来、実用に供されているｉｌｔ体材料は
、シリコン酸化膜が一般的である。これに代えて、誘電
率の高いシリコンナイトライド膜を使用することが考え
られる。このシリコンナイトライド膜は、シリコン酸化
膜の誘電率に比較して約２倍の誘電率をもち、従来のシ
リコン酸化膜を使用するキャパシタに対して著しい占有
面積の減少が期待できる。
しかしながら１本発明者は、実験研究の結果。
このシリコンナイトライド膜をキャパシタの２つの電極
間の誘電体材料として用いてキャパシタな半導体基体の
表面上に形成した場合、電極間に印加される電圧の大き
さ、および電圧の極性に従って、半導体基体表面の表面
状態が変化してΦヤパシタの容量値が変動するという問
題があることを見い出した。すなわち１本発明者の実験
研究によれば、！Ｐ導体基体の表面にシリコン酸化膜を
形成し、さらに、この上にシリコンナイトライド膜を形
成してこれら両者の膜をキャパシタの誘電体膜として使
用した場合、誘電体膜中に形成されるトラップ領域に、
印加電圧の大きさおよび極性に従って、好しからΩキャ
リアが蓄積され、このキャリアが半導体基体表面の状態
を変化させることによって、キャパシタの容量値に経時
変化を生ずることを見い出した。キャパシタの容量値の
変動は、メモリ装置に対してソフトエラー１或いは誤動
作を与える原因となり、結果的にメモリ装置が正常な動
作を行う寿命な制約する百とになる。
本発明は、上述したような高いｍｖｔｔｂ率の誘電体膜
を使用したときの電圧依存性の問題の発見に基いてなさ
れたものである。
本発明の目的は、シリコンナイトライド膜のような高誘
電率をもつ誘電体膜で蓄積用キャパシタ％：ｌｌＩ成す
るメモリセルな有するメモリ装置において１ｗ１圧依存
性に基づく特性劣化を防止することにある。
本発明の一実施例に従えば、１トランジスタ型メモリセ
ルを構成するＭＩＳＦＥＴと直列接続されるキャパシタ
の誘電体膜としてシリコンナイトライド膜が使用され、
このキャパシタの電極の一端は、ビット線に印加される
べき電圧よりも低い電圧が印加される。
以下１本発明について図面な参照して説明する。
第１図および第２図は１本発明に従う、半導体基体に、
ＭＩＳＦＥＴとキャパシタの直列回路がメモリセルとし
て形成されたダイナミックＲ，ＡＭの実施例を示す。ま
ず、本発明に従うメモリセル部を第１図を参照して説明
する。
図中、Ｃはメモリセルの蓄積用キャパシタ形成部な示し
、ＱはキャパシタＣに直列接続されるスイッチング用の
ＮチャンネルＭＩＳＦ’ＥＴの形成部を示す。スイッチ
ング用ＭＩＳＦＥＴＱはＰ型中導体基体１の主゛表面上
に形成された薄いゲート絶縁膜１０と、この上に形成さ
れたゲート電極層１１とを具備している。基体１として
例えば（１００）結晶面を有するＰ型の単結晶シリコン
基体が使用され、ゲート絶縁膜１０としてシリコン酸化
膜を使用することができる。また、ゲート電極１１とし
て多結晶シリコン膜が使用される。基体１の中には、Ｍ
ＩＳＦＥＴのチャンネル領域な規定するように、Ｎ＋型
の半導体領域８および９が形成されている。これらの両
領域はソースおよびドレイン領域もしくは、ドレインお
よびソース領域として動作する。
キャパシタ部Ｃは、ドレイン又はソース領域として動作
する半導体領域８に連続して形成されたＮ＋ｍ牛導体領
域７を有する。この領域７は、キャパシタに要求される
容量値に従って、所定の占有面積を有し、キャパシタの
一電極を構成する。
領域７の上には、薄いシリコン酸化膜２が形成される。
このシリコン酸化膜は、この上に形成されるシリコンナ
イトライド膜と基体１との熱膨張係数の違いによる基体
表面へのストレスを緩和させて結晶欠陥の発生を防止す
ることにある。
シリコン酸化膜２の上には２本発明に従って。
シリコンナイトライド膜３が形成される。さらに。
シリコンナイトライド膜３上には薄いシリコン酸化膜４
が形成され、この上に多結晶シリコンのキャパシタの対
向電極５が形成される。対向電極５は領域７と対向し、
実質的に等しい占有面積をもつ。なお、素子形成領域間
には、厚いシリコン酸化膜（フィールドシリコン酸化膜
）６が形成されている。
この構造において、高い誘電率を有するシリコンナイト
ライド膜３がキャパシタの誘電体膜として用いられてい
るので、キャパシタ形成部Ｃの占有面積を小さくできる
。本発明では基体１上に直接シリコンナイトライド膜な
形成してもよいが。
上述したように、シリコンナイトライド膜を直接Ｓｒ基
体１０表面に形成した場合、Ｓｉ基体とシリコンナイト
ライド膜との熱膨張係数の違いによリＳｉ基体１０表面
に熱歪な与え、Ｓｉ基体１０表面に結晶欠陥を与えるこ
とになるので、ＳｉＱ、膜を介してシリコンナイトライ
ド１１・Ｓｉ３Ｎ４膜を形成するのが好ましい。また、
５ｉ０２膜を介さない場合、界面特性を不安定なものと
し、定量的には。
フラットバンド電圧■□を変動させて、容量（Ｃ）−電
圧（至）特性に於いて経時変化を生じさせる。さらにま
た、リーク電流が起つたり、耐圧的にも低いものとなる
ので５ｉＱ２膜を介してＳｉ３Ｎ、膜を形成するのが好
ましい。
以上のメモリセル装置において１本発明に従って、キャ
パシタの電極５には、端子ＰＩな介して特定な電圧Ｖ、
が印加される。この電圧ｖｐは。
第２図に示すように、メモリセルが接続されるビット線
ＢＬに、情報の論理レベル“１″または１０″に対応し
て印加される電圧に従って決定される。ビット線ＢＬに
印加される論理ｗ１”の電圧をＶ□、論理″０″の電圧
なりＩ、とすれば、■。
はｖしくｖｐ＜ｖＨの関係に設定される。特に、キャパ
シタＣの半導体基体電極７に印加される電圧の正負両極
性に対し等しい電圧な印加するために一例として、ビッ
ト線ＢＬの電圧が■□＝＋５Ｖ。
ＶＬ＝ＯＶの［−変化ｔ６とき、Ｖｐ−＋２．５Ｖに設
定することが望しい。Ｖ、−＋　２．５　Ｖに設定した
場合、ｖＨ−十５ｖのときキャパシタの両電極（５，７
）間に印加すり、ル’ｆｌＦＦ、Ｖ　８ハ＋　２．５　
Ｖとなり、基体電極７は、電極５に対して正の電圧にバ
イアスされることとなる。逆ＫＶＨ＝ＯＶのときキャパ
シタの両電極間に印加される電圧ｖ８は−２，５ｖとな
り、基体電極７は電極５に対して負の電圧にバイアスさ
れることとなる、このように１本発明に従う特徴は、キ
ャパシタＣの両電極間（５、７）に印加される電圧■８
（以下、この電圧をストレス電圧という）を、正負両極
性の電圧に対して極力小さくすることＫある。
この理由は以下の説明から明らかにされるであろう。
まず１本発明者は、シリコンナイトライド膜を誘電体膜
として使用するキャパシタＣにおいては。
次の現象が生じることを見い出した。
第３図は、第１図の実施例で示したキャパシタＣのよう
に、Ｓｉ基体上にＳｉｎ、膜を形成し、当該８ｉ０１膜
上にＳ　ｉ　３Ｎ４膜を形成し、当該８ｉＢＮ４膜上に
Ｓｉｎ、膜を形成し、当該Ｓｉｎ、膜上に多結晶シリコ
ン層を形成して成るキャパシタ構造のものについて２ス
トレス電圧ｖｓ（ｖ）と１表面電荷状態を示す指標とな
るフラットバンド電圧ｖＦＢ（■）との関係について実
験した結果を示す特性図である。正のストレス電圧■８
は、半導体基体電極７が電極５に対して正の電圧になる
ことな示し、逆に、負のストレス電圧ｖ８は、基体ｍ＊
７が電極５に対して負の電圧になることを示している。
実験検討した条件は、シリコンナイトライド膜３の膜厚
を１８ＯＡ、最上層のシリコン酸化膜４の膜厚を２０Ａ
として、さらに最下層のシリコン際化膜２の膜厚をｌｌ
０Ａ、１５０Ａおよび２１０Ａと変化させた。そして、
室温にて、１分間、ストレス電圧ｖｓを印加した。第３
図の曲ＩＩＡ、ＢおよびＣは、最下層のシリコン酸化膜
（ＳｉＯｚ）が。
それぞれｌｌ０Ａ、１５０Ａおよび２１０Ａのものを示
す。
第３図に示す如く、ストレス電圧ｖｓが変化しても範＠
　Ｒｔ　においてフラットバンド電圧■ＦＢが変化せず
フラットの状態となる。一方、より高いストレス電圧ｖ
ｓによりフラットバンド電圧ｖＦＢが変動し、範囲Ｒ１
の外側においてフラットの状態から立上り状態になる現
象があることが判った。
そこで、更に鋭意検討し、正のストレス電圧ｖ８（Ｖ）
と、△■ＦＢが一定量（ここでは３０ｍＶ、１００ｍＶ
）変動する時間Ｔ（分）との関係な測定湿度１２５Ｃで
観察した。第４図は、ストレス電圧ｖｓによる■ＦＢ変
動を示す。第４図中直ｌ！ｉ！人はΔｖＦＢが一３０ｍ
Ｖとなる時間を、又直ＷｓＢは△ｖＦＢが−１００ｍ　
Ｖとなる時間をストレス電圧ｖ８との関係でプロットし
たものである。
第４図からストレス電圧Ｖ８　の増加に伴ないΔｖＦＢ
が一定量変動する時間も短かくなることが判る。従って
％第４図から本発明のシリ：１７／ナイトライド膜を絶
縁膜とするキャパシタにあっては、低いストレス電圧す
なわち低い印加電圧で動作させた方が表面状態の変化が
少ないことが判った。
この理由は、かかるシリコンナイトライド膜を用いた場
合、８ｉ、Ｎ４膜中に電荷をトラップする領域（トラッ
プレベル）が形成され、そのトラップレベルに、印加電
圧によって電荷がチャージされることによって、キャパ
シタＫｌける表面状態が変動すると考えられる。ＶＦＢ
の変動は結果的にキャパシタの容量値の変動を示すこと
になる。この変動はストレス電圧Ｖ８の印加時間に従っ
て大きく変動し、結果的に、予め予定された初期値に対
し、大きな容量変化を呈し、メモリセルのキャパシタと
しての機能を損うことになる。この原因は。
トラップレベルの蓄積電荷が時間経過とともに変化する
ためと考えられる。そして、この容量値の変動、すなわ
ち、Δ■ＦＢの変動はストレス電圧が大きいほど、大き
くなる。
以上の第３図および第４図に示した結果から明らかにさ
れるように、キャパシタの両電極間に印加されるストレ
ス電圧が小さい程、メモリセルとしての機能を長時間維
持することができる。
本発明はかかる事実に基づいてなされたものであり、原
理的には、キャパシタＣに対する両極性のいずれの電圧
に対しても極力小さい印加電圧にすることな要旨とする
。すなわち、上述したようにキャパシタＣの一覧極に印
加される電圧Ｖ、（メモリセル電極電圧）を−Ｖ　Ｌ　
＜　Ｖ　ｐ　＜　Ｖ　ｎの関係に設定すれば１両極性の
電圧に対してキャパシタの両端に印加される耐圧ｖ８　
を小さくすることができる。
極性の電圧に対して等しい電圧を印加できる。
例えば、メモリ装置を動作させる場合、ビット線Ｂ　Ｌ
　ｆ）　Ｈｉ　ｇ　ｈ　ｖ　ヘル（″Ｉ′ルヘル）ｖＨ
が５Ｖ。
■に設定した場合、下表に示すように、キャパシタＣの
ストレス電圧ｖｓを絶対値的に２．５ｖに低減できる。
ｍｑｖ＜ｙ’ｖ　　　　　ｖピで〃■ Ｖ　＝＋５Ｖ−−−−−・−Ｖ８＝＋２．５ＶＶ　　＝
ＯＶ　　・・・・・・・・・　Ｖ８＝−２，５Ｖメモリ
セル電極電圧Ｖ、について上記は１／２とした場合な例
にとったが、電源電圧（実質的に■Ｈレベルを決定する
）より印加電圧Ｖ、を選定すればよいのであり２例えば
、■、を＋１ｖとした場合、ｖＳを一１ｖ〜＋４ｖの範
囲内に制限することかでき、また、■、を＋４■とした
場合。
ｖ８を一４ｖ〜＋１ｖの範囲内に制限することができる
。第３図に図示のΔｖＦＢの立上らない範囲貼内におい
てストレス電圧を選定して、論理レベルのＨｉｇｈとＬ
ＯＷの間にある電圧レベルに電圧Ｖ、を設定すればよい
。
本発明はその態様の一つとして誘電体膜としてシリコン
ナイトライド膜を用いたキャパシタを提供するものであ
るが１本発明は、一般に、電圧の大きさ、または電界の
方向によりその半導体基体表面に対し１表面状ａＶ不安
定にする。所謂、ＷＬ圧依存性をもつ誘電体膜に適用で
きる。本発明によれば、メモリセルのキャパシタ部の電
界な最適化することにより信頼度の向上や耐圧の向上を
図ることができる。更に１本発明によれば１トランジス
タ型Ｒ，ＡＭの容量電極を小さくできるので１トランジ
スタ型ＲＡＭの大容量化に有効である。
第５図は、上記メモリセルな使用してメモリ装置を構成
した場合の回路図を示す。第５図にて。
Ｍ−ＣＥＬＬは、上述したメモリセル部を示す。
これらメモリセルは行列状に配列されている。８人はセ
ンス回路でＮチャンネルＭＩＳＦｇＴＱｔ〜Ｑ、から成
る。φ、は制御パルス信号で、センス回路８Ａを制御す
る。この各センス回路は隣接する一対のビット＠ＢＬ、
、ＢＬ、（ＢＬ、、ＢＬ、）に対して結合される。Ｄ−
ＣＥＬＬは各ビット線に結合されたダミーセルであり、
メモリセルと同様に、ＭＩＳＦＥＴＱ’とキャパシタＣ
′とから成る。
但し、ダミーセルＤ−ＣＢＬＬのキャパシタＣ′の容量
値はメモリセルＭ−ＣＦｉＬＬのキャパシタＣの容量値
の約１／２の値に設定される。このキャパシタＣ′も上
述したメモリセルの午ヤパシタＣと同−構造を以って形
成できる。
ＷＬ、〜ＷＬ、はワード線であり、各列に配列されたメ
モリセル、またはダミーセルに結合されている。
ＡＣはアクティブリストア回路を示し、ＰＣは。
制御信号φ、によって駆動されるＮチャンネルＭＩｓＦ
ＥＴＱ、から成るプリチャージ回路を示す。
この回路において、ｍ１ｎｔ圧ｖＤＤは１例えば＋５Ｖ
に設定される。電源電圧ｖＤＤは、実質的にピッ）ＩＩ
Ｂ　Ｌの論理レベルのＨｉｇｈレベルｖＨを＋５ｖに規
定することになるので、電圧Ｖｐは＋２．５■に設定さ
れ、上述したように、キャパシタＣ又はＣ′のストレス
電圧ｖｓを低減せしめている。
第６図は、第５図に示したメモリ装置の動作を示す動作
波形図である。第６図にてｈ　　’ｌはプリチャージ回
路ＰＣが動作する時点を示し、ｔ、は。
一対の所定のワード線ＷＬを選択して、特定のメモリセ
ルＭ−ＣＢＬＬおよびこれと対応するダミーセルＤ−Ｃ
ＢＬＬを動作させた時点であり、さらにｈ　　Ｆはセン
ス回路ＳＡの増幅動作が開始された時点な示し、ｔ、は
アクティブリストア回路ＡＣが動作する時点を示す。こ
の動作から明らかなように、一対のビット線ＢＬ　、Ｂ
Ｌは、相補的に電圧レベルが変化するようになるから、
メモリセルおよびダミーセルのキャパシタＣ、Ｃ’には
互いに逆極性の端子電圧Ｖ８が印加されることとなる。
本発明は上述した実施例に限定されることなく。
その要旨を変更しない範囲内において１種々の変更が可
能である。
【図面の簡単な説明】
第１図は本発明によるメモリセルの構造を示す断面図。 第２図は、第１図に示したメモリセルの等価回路図。 第３図は、ストレス電圧ｖｓ　とフラットバンド電圧の
変化△ｖＦＢとの関係を示すグラフ。 第４図はストレス電圧ｖ８と△ｖＦＢが一定量変動する
時間Ｔとの関係を示すグラフ。 第５図は本発明に係るメモリ装置を示す回路図。 第６図は第５図に示す回路についての動作を説明するグ
ラフ。 Ｑ・・・ＭＩＳＦＥＴ、Ｃ・・・キャパシタ、３・・・
キャパシタの誘電体膜、７・・・キャパシタの牛導体基
体電極、５・・・キャパシタの対向Ｉ！極、■、・・・
メモリセル電極電圧、ｖｓ・・・ストレス電圧、ΔｖＦ
Ｂ・・・フラットバンド電圧の変化。

Claims (1)

    【特許請求の範囲】
  1. １、絶縁ゲート型電界効果トランジスタとキャパシタと
    が直列接続されて成るメモリセルをビット線に接続して
    成る牛導体メモリ装置において、前記キャパシタは、一
    対の電極と、該一対の電極間に存在し、印加電圧に対し
    て不安定な特性な示す誘電体膜とから成り、前記一対の
    電極に印加される電圧を、前記ビット線に印加される電
    圧よりも絶対値に小さくせしめるための端子を前記キャ
    パシタの一電極に設けたことを特徴とする牛導体メモリ
    装置。
JP57163888A 1982-09-22 1982-09-22 半導体メモリ装置 Expired - Lifetime JPH0612619B2 (ja)

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JPH0612619B2 JPH0612619B2 (ja) 1994-02-16

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