JPS5956285A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に係り、特に高速動作を可能と
するとともに消費１［を力の低減が可能な半導体記憶装
置に関する。

〔発明の技術的背景とその問題点〕

従来、ワード線上の信号伝搬の遅延を少なくする方法と
して、第１図に示すようにワード線を分割してｗｌ、ｗ
２とし、その間に２段インバータＩｌｔ工２からなる増
幅（又は昇圧）回路を設ける方法があった０すなわち、
ワード線には電気抵抗Ｒや電気容［ＣのイＩ在に起因し
てワード線を伝（般する４５号が遅延するという問題が
ある。この信号の遅延は信号の電圧波形の立上りという
面から考えれば信号波形がなまるとｂう形で把握される
。そこで、ワード線を分割してＲ＠Ｃの減少を図シ、か
つ、インバータＩｌ、　Ｉ２を設けることによりワード
線の途中の電位を昇圧して信号の立上シを鋭くシ（っま
υ、昇圧速度を高め）、それにＪ二って（Ｈ号の遅延を
解消しようとするものである。

ところが、上；ｉ己従来の方法のｔｉｈ合、増幅回路が
Ｃ−ＭＯ８形トランジスタを４４１Ｖ成される場合は別
として消費電力が大きいという経済性の面で問題があっ
た０すなわち、メモリ回路中に存在する多くのワード線
のうち、１度の読出し動作で選択されるワード線は７本
のみに過ぎず、他の全てのワード線の１ａ位はＶｓｓ　
（接地電位）のレベルにある。

このとき、インバータＩ２のグー１悄ｈ）位は正側電源
電位ｖＤＤのレベルにある。ここで、第２図にル山形イ
ンバータの入出力電位の関係と消費電流の関係を示す。

この第２図からもわかるように、ゲート′１）イ圧がＶ
ＤＤにあるときｔよ消費１１’ｉ（流が菫も大きい。

ｔ、ｆｓｉｉって、非選択状態にある全てのワード紛ハ
インバータエ２にお込て大きな消費ｉ１〔流を流してい
ることとなシ、その大きさはワード線の本数に比例する
。

〔発明の目的〕

そこで、本発明は高速動作性能を維持しつつ、低消費電
力を可能とする半導体記憶装置を提供することを目ｎ勺
とする。

〔発明の概要〕

上記目的を達成するたｄ）に、本発明においては、ワー
ド線はその延在方向の途中で分６１ｔされており、その
分離により形成される前段と後段のワード線間に当該両
ワード線を電気的に断続可能とする第１のスイッチング
回路を挿入して両ワード線を接続し、ｌ：ｌ）　／のス
イッチング回路と後段側ワード線との接続点にブートス
トラップ効果を利用した昇圧用の第コのスイッチング回
路を接続し、かつ、非選択時に後段側ワード線の１］１
；位を非選択時にあるべき電位に下降させるための第３
のスイッチング回路を接続した点に特徴を有する。

第１、第λ、第３のスイッチング回路ｅ」、それぞれ選
択イ目号に同期する制御信号によって制御される。第２
のスイッチング回路にはブートストラップ効果を強化す
るためにコンデンサを付加してもよ−。

ワード線の分離個所は同一ワード紳士のメモリセルの数
に応じて複数であってよく、それぞれに上述の構成が採
られる。

〔発明の効果〕

かかる構成を有する本発明によれば、ブートストラップ
効果を利用した第一のスイッチング回路は非フＪ４択時
に１に流を流し続けることなく低消費電力を可能どし、
選択時におりてなま効果的にワード線電位を電圧して信
号の伝搬速度な早ｄ）ることにより記１意装眠の高速動
作を可能とすることができる。また、第一スイッチング
回路と第３スイッチング回路とが協働して非選択時にお
けるワード線電位を急速に下降せしめることができるた
め、あるワード線の電位が非選択状態に安定しないうち
に別のワード線に選択信号が人力されるような低速の非
選択動作による選択誤りの発生を防止することができる
。

〔発明の実施例〕

以下、本発明による各実施例を１才１面に基づいて説明
するが、まず、本発明の理解を助けるために第３図に半
導体記憶装置の一例とし゛〔スタティックメモリセルを
用いたＲＡＭ回路のブロック図を示し、以下にその概要
を記す。

第３図において、アドレスバッファ／にはアドレス指定
信号へが人力される。アドレスバッファｌは人力された
アドレス指冗信号Ａを当該メモリチップ内情すＶベルに
変換して行デコーダ、２に出力する０行デコーダ２はア
ドレス指定信号人をデコードし、メモリアレイ係上の１
つのワード線ｊを選択すべく選択信号φＳを駆動回路３
に出力する０ことで、ワード線の選択電位が正側電源電
位ＶＤＤであるなら選択信号φＳの電位は負側ｔｊＬ源
電位ＶＳｇに立下り、ワード線ｔよ■ＤＤ電位へ外圧さ
れる。一方、非選択時には選択信号φｓｒよ正側電源電
位ＶＤＤに立上り、ワード線はＶｓｓｔｊ位レベルへ降
圧される。

なお、第μ図においてワード線ｊとビット線６は一対の
場合のみを示したが、実際にはこれらがマトリクス状に
組合わされ°〔形成されていることは周知の如くである
。７はスタティック参メモリセルである。

第１実施例 第弘図にＦＡ’の実施例を示す０第Ｖ図において、ワー
ド鶴ｊはその延在方向にふ・い゛〔λつに分離され、前
段ワードｆｆＪｊ　Ｗｌと後段ワードｆ！ｉｔ　Ｗ２と
されていル。ナお、−木のワード線ｊはこの例のように
２つに分離するとは限らず複数に分離してもよいが、本
明細書においては説明を簡単にするｌこめに以下λ分割
として説明する。分離されｌこ前段ワード線Ｗｌと後段
ワードｆｉ！、１ＩＷ２との間にはＭｏｓ形ｌ・ランジ
スタＱＩＪ−リブＺる第１のスイッチング回路か直列に
介挿され、このトランジスタＱ１によシ前段ワード線Ｗ
１と後段ワード綿苛とが断続可能に接続されている０才
プこ、トランジスタＱ１と後段ワードＨ’Ｉｋ’２０入
力との接続点ｖｃ　ｉよ第２のスイッチング回路ｒと９
４３のスイッチング回路りとが接続されている。

トランジスタＱ１は選択信号φＳの変化に同期して変化
する第１制御伯号φｗｔをゲートに受けてソース・ドレ
イン間を断続させ、そλＬ　Ｖ（二Ｊ−って前段ワード
線Ｗ１と後段ワード線Ｗ２を接続し１こり、遮断したり
する。

第２のスイッチング回路ｉｊＭＯ８形トランジスタＱ２
、Ｑ３を用いて構成される０トランジスタＱ２のソース
はトランジスタＱｌのソースと前段ワード線Ｗ１との接
続点ＡＶｃ接続され、ドレインはトランジスタＱ５のゲ
ートに接９すｚされ、ゲートには正側ｉｉ尤源電圧ＶＤ
Ｄが与えられる。トランジスタＱ３のドレインには第１
制御信号φｗ１が与えられ、ソースはトランジスタＱ１
のドレインと後段ワードｆＡｊ　Ｗ２どの接続点Ｃに接
続されてｂる。この第一のスイッチング回路ｒは選択時
において選択ワード線のワード線信号を昇圧するための
回路であり、後述するようにブートストラップ効果を利
用して動作する。

第３のスイッチング回路りｔ；ｊＭＯ８形トランジスタ
Ｑｌｌにより構成される。トランジスタＱｕのドレイン
はＪ’１３続点ＣＩＣ接続され、ソースには負側電源電
圧Ｖ［］Ｓがｌｉ、えられる。ゲートにはｎ択イハ号φ
Ｓの変化（シｌこがワて、第１制御信号）に同期して発
生される第一制御４ｉ号φｗ２が力えられる。この第３
のスイッチング回路りは非選択時においてワード線ｗ１
．ｗ２の１ｎ位をＶ２Ｏに引き下げるための回路である
。

次に動作を第３図、ｒａｔ図、第７図に基づいてｉ況明
する。第５図（ａ）〜（ｄ）は選択時、第４図（ａ）〜
（ｄ）は同じく選択時の他の例、第７図ｔＪ′非フＥ択
時における各信号波形をそれぞれ示して因る。

複ず、３月択時の動作を説１ｙＩ−ｆる（　ＩＩ’＋　
’図）０い寸、時刻１（、でワード紛が選択されｆこと
すると、選択（Ｑ号φＳはＶＳＳに立下り、駆動回路３
により反転されるから前段ワード鋺Ｗｌの電位はＶＤＤ
に向かって上昇する。前段ワード紳Ｗ１の出力側の電位
■Ａに着目するれば第５図（ｃ）の如くである。この間
、第１制御信号φＷｌ　””　ＶＳＳ　、第コ制御イｄ
号φｗ２＝ＶＤＤにあυ、シ１こがってトランジスタＱ
１は非導通（以下、ＯＦ’Ｆ’　）　、Ｑ１＋は導通（
以下、ＯＮ）となってかり、後段ワード線Ｗ２の電位は
選択か非選択に関係なく　Ｖｓｓの１１尤位となってい
る。一方、接続点Ａの電位ＶＡは第５図（ｃ）のように
前段ワードρｊ’ｌＷｌのｌｌ′ｉ（気抵抗Ｒと１（ｉ
気容量Ｃによって決ｉる時定数（Ｒ・Ｃ）で昇圧してゆ
き、この電イ’ｉ　ＶＡ　ｌよトランジスタＱ２を介し
てトランジスタＱ３のゲートに力えられ、そのゲート電
位ＶＢはｖＡと同様な昇圧速度で上昇する（第５図（ｄ
）〕。そして、時刻ｔ。ｎＫてゲート電位ＶＢｉｉ　）
　ラ７ジスタＱ５０）しキシ）値＋ｉｌ　ＦＬ−、ＶＴ
＆？ｃ達すると、（ｂｉｂ：　ＯＮとなる。しかし、こ
のときｔｌ＜　’　ｆｌｉ：Ｉ御信号φｗｒ　ｌ’、Ｊ
：依然としてｖｓｇの電位に止まっており、トランジス
タＱ＋＋もＯＮであるから接続点Ｃの電位Ｖｃは上昇せ
ず、し７たがって後段ワード２ｔ７　ｗ２の電位は上昇
しない。次いで、ゲート屯位ｖＢがある程度上昇した時
刻ｔ１において、第１制御イ：１号φＷｌがＶｌ）Ｄに
変化し、第コ制御信号φｗ２力（ＶＳＳに立下ると、ト
ランジスタＱ３はＯＮ状態でチャネル部が反転している
のでゲートとドレイン間の容りｌ七によシゲート電位ｖ
Ｂが第５図（ｄ）の如くΔｖＢだけ外圧される。

昇圧された電位ＶＢはｖＡとの間で電位差があるプ、−
めにトランジスタＱ２を介して／ｌｋ電されＪ：つとす
るが、トランジスタＱのコンダクタンスを時刻ｔｏから
ｔｌまでの電圧ｖＡの変化に追従することが可能な程度
に小さくして２〈ことに工りゲートｉ′１イ位ｖＢの急
激な放電は起こらず、トランジスタＱ３がＯＮとノエっ
だことによる０点の電位Ｖｃの上列の方が早くなる。

１５．０点の電位ｖｃの立上りはトランジスタＱ１か導
通したことにょワてＡＡ電６Ｚ　ＶＡを昇圧し、ｖＢと
ｖＢとの電位差はＱ、激に小さく′／、ｃる０もちろん
、第１制御伯号φｗ１がＶＤＤのＴＶｊ位になった瞬間
では、ＶＡ　＞　ＶＣの関係にあるブこめ、−瞬ｖＡの
電位は低下するか（第５図（ｃ）　）　、　Ｖｃの急激
な立上りによりｖＡはＶｃと同じように昇圧されて行く
。さらにＶｃの立上シによシＯＮ状想にあるトランジス
タＱ３の反転ゲートの容量を介したブートストラップ効
果のためｖＢが昇圧され、それＫよってトランジスタＱ
３はしや断することな（Ｖｃを昇圧する。そして、Ｖｃ
が（ＶＤＤ　−ＶＴ　）に達すると、トランジスタＱ１
かＯＦＦとブよる１こ／）ＶＡはもはやＶＣに裏って昇
圧されることはなくなるが、その後ｔ」−行デコーダλ
からの選択信号φＳが駆動回路３により反転したり一ド
繍信号によりｖＡはＶＤＤになる筐で昇圧される。なお
、第５図（ｃ）の破線は第１制御信号φＷ１＝ＶＳＳと
し、第２制御信号φＷ２　””　ＶＤＤの状態のままと
した場合の変化を示している。つまり、破線は、本発明
のよりな昇圧回路を用いない場合のＡ点の昇圧速度を示
したものであり、この状態に後段ワード線Ｗ２を前段ワ
ード線の出力端Ａに接続することによる遅れ訃よびワー
ド紳Ｗ２自体での信号の遅れを考慮すると後段ワード＋
Ｉｉ！Ｗ２の終端（すなわら、１１圧回路を全く用いな
−一本化したワード繍の終端）では第μ図（、）の破線
がさらに遅い立上りとフよることＶま容易に想像しつる
ところである。こＪＬに対し、本発明によればＶｃに示
す工９に急速に立上るため、高速化が可能となる。

以上の説明では、第１制御信号φｗ１の正の値の場合に
最高値をＶＤＤとして７度昇圧する例について述べ１こ
が（第５図（ｂ）　）　、第を図（８）に示すように２
度にわたつてＶＤＤを超えて昇圧してもよい。その場合
、ゲート電圧ｖＢには２度のブートストラップ効果が現
われ、Ｃ点電位■ｃをＶＴ）０以上の差電位とすること
ができる（第６図（１））（ｃ）参照）。すなわち、時
刻ｔ１の時点で第１制御信号φｗ１をＶＤＤに昇圧し、
次いで時刻ｔ２にさらに昇圧する。この外圧に工り、ゲ
ート′１は圧ＶｎはΔＶｌｌｌ、ΔＶｎ２と２度にわた
りブートストラップ効果によって昇圧されることとなる
０このようにすることに、ｊ：、９、メモリセル内に１
込みにくいＶＤＤ　電圧レベルもワードａ　Ｇｌｒ。

位がＶＤＤ工り高くなるためｒま込み易く７よる。もち
ろん、この場ａには行デコーダコから選択信号φＳを受
ける凡ス動回路３もＶＤＤ以上の′電圧を出力できるよ
うにしておかなければならない。なツヤ、第を図には図
示していないが第２制御伯号φｗ２は第５図（８）と同
様に、時刻ｔ１にＶＤＤ　’ｌｊ圧Ｌ／ベルからＶＳＳ
’ｌ！ｊ圧レベルへ立下り動作をする。

次に、非選択時の１１８作をｉｔＱ明する（第７図）。

いま、ワード線が非選択となり、選択（ｊＪ号φＳが、
ｖＤＤに立上ったどすると、駆１ｔＩＩ＋回１．ｊｊ″
′５３により反転されるから前段ワード線Ｗ１の電位１
１：　ｖｓｓ　＆こ向かって下降する。一方、非選択に
なるのとほば同時の時刻ｔ２ＩＬ：！、−いて、第７制
御情号φｗ１ばＶＢ３の電位に変化し７、第コｉｌｉ制
御イａ号φｗ２はＶＤＤに変化する。

し１こかつて、トランジスタＱＩＩはＯＮとなυ、Ｃ点
１１Ｔ５位ＶｃはトランジスタＱ＋ｔを通じて放電され
ＶＳＳに向かっ°Ｃ降下する０また、このとぎトランジ
スタＱ３もＯＮ状態にあるＩこｄ）第１制御情号がＶ　
ＳＳの電位にあることからＣ点電位Ｖｃはトランジスタ
Ｑ５を通じても降下する（第７図（Ｃ））。そして、ト
ランコンデンザ結合によってやはり工時する（第７Ｎ（
ａ）’）ｏｔ、かじ、Ａ点電位ｖＡはトランジスタ。１
がＯＦＦ　（φｗｔ　＝−Ｖｓｓ　）となるため、駆動
回路３に上り放電され゛Ｃ下１１．ｐする（紀’ｙ　＋
５４（ｃ）　）　ｏそのため、ゲート電圧ｖＢはトラン
ジスタＱ３のドレイン−ゲート間の容ＪＲの効果によシ
降下し、その後トランジスタＱ２を介（−てＡ点電位ｖ
Ａより一旦低くなるかその後７人と共に降下する（第７
図（ｄ））。がくして、選択状態から非選択状態への移
行が行われる。

以上に示した本発明による回路ｔ」１、さらに例えば第
ｒ図〜第１／図に示すように石１１々の変形を加えて構
成することが可能である。

第２実施例 第ｒ図において、この実施例はｔＩ＜　’実施例（第≠
図）におけるトランジスタＱ３のゲートとドレイン間に
コンデンサＱを付加したものである。このコンデンサＣ
Ｇを付加することによりＣ点電位Ｖｃの立上りに比較し
て第１制御信号φｗｉの立上ＤＫよるゲート電圧Ｖ、の
立上シを太きくし、選択ｆＦ４の初Ｊ１．Ｉ］動作での
トランジスタＱ３のコンタクタンスを高め、それに工っ
て第λスイッチング回路としての昇圧動作を高；１１Ｘ
化し１こものである。ただし、ＣＧの大きさは非選択ワ
ード線におけるトランジスタＱ３のゲート電圧ＶＢがφ
ｗ１の立上りＫＪ：ってそのしきい値’＋ＩＣ圧を超え
ない程度の大きさに制限されてｂる０これによってφｗ
１の立上りによって非選択ワード線はトランジスタＱ３
を介し７て昇圧されることはな−。他のｔｉ’・７成Ｑ
１第３図と回（、ｊｐなので説明は省略する。

第３実施例 第７図において、この−’！　Ｊｉｊｉ例ｔＪ第ｇ図の
、場合とｅま逆に、トランジスタＱ３のゲートとソース
間にコンデンサｃＢを付加したもので、帆り、選択ワー
ド線でのブートストラップ効果なす４１化したものであ
る。

実施例 第７０図に示すこの実施例は、第１実施例（第弘図）に
、ｌ、−いて第Ｓ図（ｄ）に示すようにゲート電圧ｖＢ
が時刻ｔ１の後若干低下する点を解消するために改良を
施したものである。すなわち、このＶＢの低下する原因
ｔよ、時刻ｔ１における第１ｆｌｌ斥１］；信号φｗ１
の立上りによる反転ゲートの容ＩＵ結合効」−に工っ′
こΔｖＢだけ昇圧させたとしてもその一部がＯＮ状態に
あるトランジスタＱ２を介しで放゛市１さ才１てしまう
ことにある。これに１１、トランジスタＱ２のゲートＶ
ごは常にＶＤＤの電圧が与えられ′Ｃいるからである。

そこで、この放電をなくすためには時刻ｔ１においてト
ランジスタＱ２をしゃ断状態とずｇばよＩ／′１ｏシた
がって、トランジスタＱ２を時刻ｔ１においてしく・断
するために、本実施例では時刻ｔ１に立下る第２制御信
号φｗ２をトランジスタＱ２のゲー）［＃えるようにし
たものである。

第ｊ実施例 第１／図に示すこの実施例は、第Ｖ実施例（第１Ｏ図）
の回路にＡ−ｍで、トランジスタＱ５のゲートとソース
との間にコンデンサｃＢを伺加したものである。このコ
ンデンサｃＢを付加し１こことにより、非選択時におい
てワード線電位がｔｌｌ、ｌ制御信号φｗ１の立−にり
にＪニジトランジスタＱ３を介して昇圧されることを防
ぐことができる。

すなわち、非選択時においてトランジスタＱ５はＯＦＦ
となってお９、反転ゲートによる容量結合効果はないも
ののトランジスタＱ５のドレイントケートとのわずかな
重なりにおけるわずかな容量結合効果のため第１制御信
号φＷｌの立−ヒりによりトランジスタＱ３のゲート帽
５圧Ｖｎが少し＋１圧される。このゲート電圧ｖＢの昇
圧がトランジスタＱ５のしきｂ値１ｕ圧ｖＴを越えると
トランジスタ（ｂｔよＯＮとなり、その結果後段ワード
線Ｗ２が昇圧されてしまうこととなる。これは、選択の
誤りを生せしめる。そこで、トランジスタＱ５のゲート
とソースＩｔ［コンデンサＣｎを伺加することで、トラ
ンジスタＱ５のドレインとゲート間の容量とコンデンー
リＣｎとの容量比によりトランジスタＱ３のゲート電圧
ＶＢの昇圧はそのしきい値電圧ＶＴ以下に抑制され後段
ワード線Ｗ２の昇圧を防止できる。かかる抑制作用を営
むコンデンサｃＢの好適な値は、 したがって・ で与えられる。ここにＣｇｓｄ　：　）ランジスタＱ３
のＯＦＦ状態におけるゲートとソースある込はドレイン
間の電気容ｔＷ、ｃｓ：）ランジスタＱ５のゲートがも
つ電気容清およびＣｎ以外の電気容厄である。

前述の実施例ではＭＯ８形トランジスタＱ２のゲートニ
は、ＶＤＤ　’Ｆｉｔ源もしくは第一２　ｆｌｌｌ　１
ｆｌｌ　（４号源を接続することにより、初期的にはワ
ード線の選択にともなう前段ワード線Ｗ１−にのワード
線選択信号をトランジスタＱ５のゲートに転送しトラン
ジスタＱ５をＯＮ状態としそののち紀／制御信号により
後段ワード１１ｉｌＷ２を昇圧する際トランジスタＱ３
のゲート電位が低下しないようにトランジスタＱ２がＯ
ＦＦ状態となるようにしている。トランジスタＱ２のこ
のような動作ｌ］的に対して、トランジスタＱ２のゲー
トにＶＤＤ電位の代りにそれより少し低い定電圧電源を
接続し”Ｃ〜λｌ制御信号による後段ワード線Ｗ２の昇
正によるトランジスタＱ３のゲート電位の封圧時にトラ
ンジスタＱ２がＯＦＦ状態となりやずｂようにしでもよ
い。さらには、ワード線の選択とともに立上がる信号波
形を持ち、第１制イ１ｌｌｌ　イハ号源が立上り後段ワ
ード線ｗ２が昇圧されるときには菫だＶＤＩ）電位に１
で昇圧しきってｂないような立上り速度の遅い信号波形
の第３の信号源をトランジスタＱ２のケートに接鹸して
、トランジスタＱ５のゲート電位の昇圧時にトランジス
タＱ２がＯＦＦ状態となりやすいようにしてもよい。い
ずれの場合でも、第１制御信号の立上り時に１選択ワー
ド線においてはトランジスタＱ２がＯＦＦ状態になり−
やす髪へようにしてトランジスタＱ３におけるブートス
トラップ効果を確実なものとし、一方、非選択ワード線
においてはトランジスタＱ２がＯＮ状態でトランジスタ
Ｑ３のゲート電位が第１制御イ、１号の立上りでは昇圧
しにくいようにして後段ワードｔ−ｉ　Ｗ２の昇圧を防
いでｂる。このように本発明におけるワード線電位引圧
回路は第１７よいし第ｊ実施例だけに限られるものでは
なく、その結線においては（ハ〈つかの変形例が考えら
れる。

なお本発明によるワード糾昇圧回路は、スタティック回
路にのみ適用さｇるだけでなく、ダイナミック回路にも
適用することができる。ｇ１７／Ｊ図は、転送用トラン
ジスタＱ５を川すたダイナミック回路に本発明の第１実
施例を適用した；ｌｅｔ！合の回路を示してｂる０なお
、１０はワード線駆動回路である。

勿論第１実施例だけでなく第２ないし第ｊ実施例も同様
にダイナミック回路に適用することができる０

【図面の簡単な説明】

第１　ｌ１Ｚ−１ｔＪ：従来の分離ワード線間に層圧用
インバータを介挿した例を示す回路図、 第２図は第１図の昇圧用インバータの人力電位に対する
出力電位の関係および消費電流との関係を示す説明図、 第３図は一般的なスタティック・メモリセルを用ＩＡた
ＲＡＭ回路を示すブロック図、第参図は本発明による半
導体間１意装置のワード線の第１の実施例を示す回路図
、 第３図（８）〜（ｄ）は選択時における各１５１５動作
波形を示ず夕・ｆミングチャート、 第６図（、）〜窩は同選択時に朴いて２段昇圧した場合
の各部動作波形を示すタイミングチャード。 第７図（８）〜（ｄ）は非選択時における各部動作波形
を示すタイミングチＹ−ト。 それぞれ示す回路図である。 Ｗｌ・・・前段ワードｌｆＧ　、Ｗ２・・・後段ワード
線、Ｑｌ・・・トランジスタ（第１スイッチング回路）
、ｇ・・・第２スイッチング回路（トランジスタＱ２　
、Ｑ５　）　、り・・・第３スイツヂング回路（トラン
ジスタ（ｈ）、φＳ・・・選択信号、φｗ１・・・第１
制御信号、φｗ２・・・第λ制御信号、ｖＤＤ・・・正
側電源１Ｅ圧、Ｖ８Ｓ・・・負側電源電圧、ｃＢ、ｃＧ
・・・コンデンリ゛。

Claims (1)

1. 【特許請求の範囲】 ｌ　半導体記憶装置にお込て、 ワード線がその延在方向の途中にお込て分離されており
   、 前記分離により形成されブこ前段側ワード線と後段側ワ
   ード朽１との間に、ワード線への選択信号の変化に同期
   する第７の制御信号により制御されて選択時Ｉ／ｒ−導
   通し、かつ、非選択時に非導通となる第１のスイッチン
   グ回路が介在されて前記両ワード紳がｊ※続され、 前記第１のスイッチング回路と後段ワード線との接続点
   に、前記第１の制御信号により制御されて選択時に導通
   して選択信号を昇圧し、かつ、非選択時に後段側ワード
   紳電位を非選択時にあるべき電位に下降させるｉｐ；　
   、２のスイッチング回路が接続され、 か−ノ、　ｌｉｌｆｔｉｅｇｌ’Ｇ　／のスイ・ｙチン
   グ回路と後段ワード線との１λ（続点に１選択信号の変
   化に同期する第コの制御４ｆｔ−に３−によりｆｉｉ制
   御されて導通化し、後段ワード線Ｗｉｔ位を非選択時に
   あるべき電位に下降させる第３のスイッチング回路が接
   １１ミされていることを＋＋４ｒｇ、とする半導体記憶
   装置。 ２、特許請求の範囲第１項記載の装置において、第１の
   スイッチング回路はソースが前段り１リワ〜ド線の出力
   端に接続され、ドレインが後段側ワード線の入力端に接
   続され、ゲートが第１信号源に接続されたＭ　ＯＳ形ト
   ランジスタに工り構成されていることを特徴とする半導
   体記憶装置。 ３、１１′ケ許請求の１１旧７［１第１項またし１第ユ
   項記載の装置において、第コのスイッチング回路ケよ、
   ドレインが第７制御信号源に接続され、ソースが第１ス
   イッチング回路と後段ワード□Ｉ！４１の入力端との接
   続点に接続された第１のＭ　ＯＳ形トランジスタと、ソ
   ースが前段側ワード線の出力姑に接続され、ドレインが
   第１のＭ　ＯＳ形トランジスタのゲートに接続され１こ
   第２のＭＯ８形トランジスタとを備えて形成されている
   ことを特徴とする半導体記憶装置。 久特許請求の範囲第１項、ｆｉｆ、、２偵または第３項
   記載の装置において、第３のスイノグーング回路ｅよ、
   後段ワード線の入力端にドレインが接続され、一方電源
   にソースが接続され、第２制御信号源にゲートが接続さ
   れａｓ　Ｍｏ　ｓ形トランジスタにより構成されている
   ことを’Ｆ！＋−徴とする半導体記憶装置。 よ特許請求の範囲１８３項記載の装置１ｚにおいて、ｆ
   ｆ、／のＭＯ８形トランジスタのゲートと、第１制御信
   号源又は第１のＭＯ８形トランジスタと後段側ワード線
   との接続点の間にコンデンサが接続されていることを特
   徴とする半導体記憶装置。 ｔ　特許請求の範囲第３項記載の装ｆ？７において、第
   λのＭＯ８形トランジスタのゲートには、他方ｆｉｆ源
   、定電圧源、第コ制御信号源、もしくは前記第１．第２
   信号源とは具なる信号源が接Ｕ：されていることを特徴
   とする半導体記憶装置。