JPS5957445A - 半導体集積回路用バツドマ−ク - Google Patents
半導体集積回路用バツドマ−クInfo
- Publication number
- JPS5957445A JPS5957445A JP57170053A JP17005382A JPS5957445A JP S5957445 A JPS5957445 A JP S5957445A JP 57170053 A JP57170053 A JP 57170053A JP 17005382 A JP17005382 A JP 17005382A JP S5957445 A JPS5957445 A JP S5957445A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- metallic
- defective
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路のウェハテストにおいて、
不良品に付けるバッドマークの改良に関するものである
。
不良品に付けるバッドマークの改良に関するものである
。
従来、この種のバンドマークとして、インクまたはスク
ラッチが用いられてきた。そのバッドマーク付与装置の
構成のブロック図を第】図に示す。
ラッチが用いられてきた。そのバッドマーク付与装置の
構成のブロック図を第】図に示す。
第１図において、１は半導体集積回路で、テストの結果
、不合格の場合には、バッドマークが付せもれる。２は
インクマーカで、バッドマークを付すために用いられる
。３はテスタ、４はプローブカードである。
、不合格の場合には、バッドマークが付せもれる。２は
インクマーカで、バッドマークを付すために用いられる
。３はテスタ、４はプローブカードである。
第２図はバッドマーク付方装置々の他の従来例を示すも
のである。この従来例は、第１図の従来例におけるイン
クマーカ２に代えてスクラッチマーカ５を用いたもので
ある。
のである。この従来例は、第１図の従来例におけるイン
クマーカ２に代えてスクラッチマーカ５を用いたもので
ある。
次に、第１図、第２図の従来例の動作圧ついて説明する
。
。
半導体ウエノ・上の半導体集積回路１のチップ（図示せ
ず）に、プローブカード４を介してテスタ３から入力を
与え、逆にその半導体集積回路１のチップの出力を、プ
ローブカード４を介してテスタ３で検知する。そのチッ
プの出力データにより良品、不良品を判別し、不良品な
らばインクマーカ２またはスクラッチマーカ５を駆動し
て、その不良品にインクまたはスクラッチバッドマーク
を付け１次のチップに移動して同様の工程を行う。
ず）に、プローブカード４を介してテスタ３から入力を
与え、逆にその半導体集積回路１のチップの出力を、プ
ローブカード４を介してテスタ３で検知する。そのチッ
プの出力データにより良品、不良品を判別し、不良品な
らばインクマーカ２またはスクラッチマーカ５を駆動し
て、その不良品にインクまたはスクラッチバッドマーク
を付け１次のチップに移動して同様の工程を行う。
従来のバッドマークは、前記インクまたはスクラッチが
用いられているので、以下のような欠点があった。
用いられているので、以下のような欠点があった。
インクは、その盛り上がりのためウェハテスト後の工程
として、マスク合わせが必要な工程（例えはバンブ工程
）等があると、マスク合わせができず、また、化学処理
などにより溶けてウェハ表面が汚れる。また、スクラッ
チは不良チップに引っかき傷をｔ」けるためウェハ割れ
の要因となり、しかも、削った粉によりウェハ表面が汚
れたり、傷が付いてしまう。インク、スクラッチの共通
の欠点は、インクの位置、スクラッチの位置・深さを決
めるマーカの調整が、特にチップサイズが小さくなるほ
ど困難であり、また、インク切れ、スクラッチマーカの
先端部の摩耗等によりミスマークする可能性があること
である。
として、マスク合わせが必要な工程（例えはバンブ工程
）等があると、マスク合わせができず、また、化学処理
などにより溶けてウェハ表面が汚れる。また、スクラッ
チは不良チップに引っかき傷をｔ」けるためウェハ割れ
の要因となり、しかも、削った粉によりウェハ表面が汚
れたり、傷が付いてしまう。インク、スクラッチの共通
の欠点は、インクの位置、スクラッチの位置・深さを決
めるマーカの調整が、特にチップサイズが小さくなるほ
ど困難であり、また、インク切れ、スクラッチマーカの
先端部の摩耗等によりミスマークする可能性があること
である。
この発明は、上記のような従来のものの欠点を除去する
ため罠なされたもので、その目的は、マーカ調整、不良
チップの認識を容易にし、かつウエン・表面を汚したり
、傷つけたりせず、次工程に悪影響を与えな〜・パッド
マークを提供することを目的としている。以下この発明
について説明する。
ため罠なされたもので、その目的は、マーカ調整、不良
チップの認識を容易にし、かつウエン・表面を汚したり
、傷つけたりせず、次工程に悪影響を与えな〜・パッド
マークを提供することを目的としている。以下この発明
について説明する。
第３Ｍはこの発明の一実施例のブロック図を示すもので
ある。この図で、１〜３は第１図、第２図に示したもの
と同じであり、６は過電流発生装置である。
ある。この図で、１〜３は第１図、第２図に示したもの
と同じであり、６は過電流発生装置である。
次に動作について説明する。
半導体ウェハ上の半導体集積回路１のチップとテスタ３
の間で行われるデータのやり取りは従来と同じであるが
、この発明では、テスタ３のそのチップを不良と判別し
た場合、過電流発生装置ｆ’（（ｉが作動し、プローブ
カード４上の金属９１を通して千ツブに過電流を流し、
チップ上の金属配線の一部を焼き切ってしまう。これを
さらに第４図により説明する。
の間で行われるデータのやり取りは従来と同じであるが
、この発明では、テスタ３のそのチップを不良と判別し
た場合、過電流発生装置ｆ’（（ｉが作動し、プローブ
カード４上の金属９１を通して千ツブに過電流を流し、
チップ上の金属配線の一部を焼き切ってしまう。これを
さらに第４図により説明する。
第４図において、Ｉ Ａ、 １’Ａは前記半導体〕１０
積回路１のチップ上の金属パッド、１Ｂはバッドマーク
となる金属配線、６Ａ、６Ｂは前記プローグカード４上
の金属針である。
積回路１のチップ上の金属パッド、１Ｂはバッドマーク
となる金属配線、６Ａ、６Ｂは前記プローグカード４上
の金属針である。
第４図のように、２個の金属バッドＩＡ、１’Ａ間を金
属配線１Ｂでショートしておき、プローブカード４上の
金属針６Ａ、６Ｂを各々金属パッドＩＡ、１’Ａに接続
し、過電流発生装置６０両極を各々の金属針６Ａ、６Ｂ
Ｋ接続し、金属パッドＩＡ。
属配線１Ｂでショートしておき、プローブカード４上の
金属針６Ａ、６Ｂを各々金属パッドＩＡ、１’Ａに接続
し、過電流発生装置６０両極を各々の金属針６Ａ、６Ｂ
Ｋ接続し、金属パッドＩＡ。
１’Ａ間に金属配＃ＩＢを焼き切るに十分な過電流を流
す。
す。
上記操作により、半導体チップの良、不良は金属配線１
１１の有無で判別できることになる。
１１の有無で判別できることになる。
なお、上記実施例では、過電流発生装置６を用いたが、
これに代えて金属配線１Ｂを焼き切るのに必要フ、【電
流容晒のある電圧源にしてもよい。
これに代えて金属配線１Ｂを焼き切るのに必要フ、【電
流容晒のある電圧源にしてもよい。
以上説明したように、この発明はチップ不良のとき、金
属配＆！に過’１１（流を流して溶断させることでマー
キングするものであるので、例えば半導体集積回路のチ
ップ上にダミーの金属パッドを１偏設ければ、金属パッ
ド間で上記作業を行うことができるので、インクマーカ
やスクラッチマーカと違い、半導体集積回路のウェハテ
ストにおける通常の作業、すなわち、プローブカード上
の金属針と半導体集積回路上の金属パッドの位置合わせ
だげで調整可能である。しかも、チップサイズが小さく
なろうともその容易さは変わらない。 ・また、金属パ
ッド間の金属配線を消失するに十分なだけの過電流を流
せば、ウェハ表面を汚すことも傷つけることもなく、ま
た、後工程（例えばアセンブリ）で、不良チップを判別
するバンドマークの位置が常に一定であり、判別し易く
、しかも両金属パッド間の導通テストによる良・不良チ
ップの自動選別も可能となる等の利点がある。
属配＆！に過’１１（流を流して溶断させることでマー
キングするものであるので、例えば半導体集積回路のチ
ップ上にダミーの金属パッドを１偏設ければ、金属パッ
ド間で上記作業を行うことができるので、インクマーカ
やスクラッチマーカと違い、半導体集積回路のウェハテ
ストにおける通常の作業、すなわち、プローブカード上
の金属針と半導体集積回路上の金属パッドの位置合わせ
だげで調整可能である。しかも、チップサイズが小さく
なろうともその容易さは変わらない。 ・また、金属パ
ッド間の金属配線を消失するに十分なだけの過電流を流
せば、ウェハ表面を汚すことも傷つけることもなく、ま
た、後工程（例えばアセンブリ）で、不良チップを判別
するバンドマークの位置が常に一定であり、判別し易く
、しかも両金属パッド間の導通テストによる良・不良チ
ップの自動選別も可能となる等の利点がある。
氾１図、第２図は従来のバッドマーク（ツカ共同の構成
を示すブロック図、第：う図はこの発明の一実施例の構
成を示すブロック図、第４図は第３図の実施例の動作説
明のための要部のｌｉ’！成略図である。 図中、１は半導体集積回路、Ｉ Ａ、 １’ Ａは金１
駕パッド、１Ｂはバッドマークとなる金属配線、３はテ
スタ、４はプローブカード、６は消電流発生装置、６Ａ
、６Ｂは金属例である。なお、図中の同−打号は同一ま
たは相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 第３図 第４図 手続補正書 （自発） １、事件の表示 特願昭５７−１７００５３号２
、発明の名称 半導体集積回路用バッドマーク３
、補正をする習 事ｆ’ｌとの関係 ′＋１・許出願人住 所
東京都千代１月区丸の内二Ｉ’ｌ＋２番３′１；。 名 称（６０１） 三菱電機株式会社代表者片由仁
八部 ４、代理人 ｆｌＥ 所 東京都千代Ｌｊ（区丸の内二丁
１：Ｉ２池３号） ５、補正の対象 明細書の発明の詳細な説明の欄および図面の簡単な説明
の欄 ６、補正の内容 （１）明細書第３頁１９行の「１〜３」を、ｒｌ、３，
４」と補正する。 （２）同じく第４頁７行の「が作動し、」を、「を駆動
して、」と補止する。 （３）同じく第４頁９行の「焼き切ってしまう。」を、
「焼き切る。」と補正する。 （４）同じく第４頁１２行の「金属バッド」を、「金属
バッド」と補正する。 （５）同じく第６頁１２行の「バッドマークとなる金属
配線、３」を、「バッドマークとなる金属配線、２はイ
ンクマーカ、３」と補正する。 （６）同じく第６頁１３行の「プローブカード、６」を
、「プローブカード、５はスクラッチマーカ、６」と補
正する。 以上
を示すブロック図、第：う図はこの発明の一実施例の構
成を示すブロック図、第４図は第３図の実施例の動作説
明のための要部のｌｉ’！成略図である。 図中、１は半導体集積回路、Ｉ Ａ、 １’ Ａは金１
駕パッド、１Ｂはバッドマークとなる金属配線、３はテ
スタ、４はプローブカード、６は消電流発生装置、６Ａ
、６Ｂは金属例である。なお、図中の同−打号は同一ま
たは相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 第３図 第４図 手続補正書 （自発） １、事件の表示 特願昭５７−１７００５３号２
、発明の名称 半導体集積回路用バッドマーク３
、補正をする習 事ｆ’ｌとの関係 ′＋１・許出願人住 所
東京都千代１月区丸の内二Ｉ’ｌ＋２番３′１；。 名 称（６０１） 三菱電機株式会社代表者片由仁
八部 ４、代理人 ｆｌＥ 所 東京都千代Ｌｊ（区丸の内二丁
１：Ｉ２池３号） ５、補正の対象 明細書の発明の詳細な説明の欄および図面の簡単な説明
の欄 ６、補正の内容 （１）明細書第３頁１９行の「１〜３」を、ｒｌ、３，
４」と補正する。 （２）同じく第４頁７行の「が作動し、」を、「を駆動
して、」と補止する。 （３）同じく第４頁９行の「焼き切ってしまう。」を、
「焼き切る。」と補正する。 （４）同じく第４頁１２行の「金属バッド」を、「金属
バッド」と補正する。 （５）同じく第６頁１２行の「バッドマークとなる金属
配線、３」を、「バッドマークとなる金属配線、２はイ
ンクマーカ、３」と補正する。 （６）同じく第６頁１３行の「プローブカード、６」を
、「プローブカード、５はスクラッチマーカ、６」と補
正する。 以上
Claims (1)
- 半導体集積回路のチップ上にそのチップが不良のとき過
電流を流して溶断させる金属配線を設けたことを特徴と
する半導体集積回路用バッドマーク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170053A JPS5957445A (ja) | 1982-09-27 | 1982-09-27 | 半導体集積回路用バツドマ−ク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170053A JPS5957445A (ja) | 1982-09-27 | 1982-09-27 | 半導体集積回路用バツドマ−ク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5957445A true JPS5957445A (ja) | 1984-04-03 |
Family
ID=15897743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57170053A Pending JPS5957445A (ja) | 1982-09-27 | 1982-09-27 | 半導体集積回路用バツドマ−ク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957445A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164226U (ja) * | 1987-04-14 | 1988-10-26 | ||
| US5264377A (en) * | 1990-03-21 | 1993-11-23 | At&T Bell Laboratories | Integrated circuit electromigration monitor |
-
1982
- 1982-09-27 JP JP57170053A patent/JPS5957445A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164226U (ja) * | 1987-04-14 | 1988-10-26 | ||
| US5264377A (en) * | 1990-03-21 | 1993-11-23 | At&T Bell Laboratories | Integrated circuit electromigration monitor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04130639A (ja) | プローブカードの触針とウェーハとの接触検出方法および検出装置 | |
| JPS61265829A (ja) | 半導体集積回路 | |
| FI881338A0 (fi) | Foerfarande och process vid testning av tillfoerlitligheten av mikrokretschips samt vid utfoerande av dessa anvaendbar ny integrerad krets. | |
| TW543133B (en) | Semiconductor device having TEG elements | |
| JPS5957445A (ja) | 半導体集積回路用バツドマ−ク | |
| JPS63166242A (ja) | ウエハプロ−バにおける針圧調整方法 | |
| TW546804B (en) | Electric testing method for bumps | |
| JP2008218614A (ja) | 半導体装置 | |
| JPS5967645A (ja) | 半導体装置の欠陥救済装置 | |
| JPH02283051A (ja) | 半導体装置 | |
| JPS63186462A (ja) | 半導体集積回路 | |
| JPH03190259A (ja) | 半導体装置 | |
| JPS6331130A (ja) | プロ−ブカ−ド | |
| KR0164801B1 (ko) | 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로 | |
| JPS615539A (ja) | 半導体装置 | |
| KR20010112792A (ko) | 프로브 팁의 번트를 방지할 수 있는 프로브 카드 | |
| JPS60211960A (ja) | 半導体装置 | |
| KR20010002486A (ko) | 테스트용 패드를 구비하는 반도체 집적 회로 | |
| JPS61193465A (ja) | 半導体ウエハの試験方法 | |
| JPH0236545A (ja) | 半導体素子の測定装置 | |
| JPS5690497A (en) | Memory device | |
| JPS6185837A (ja) | チツプ分離装置 | |
| JP2003158162A (ja) | 半導体装置の製造方法 | |
| Nakano et al. | 4752914 Semiconductor integrated circuit with redundant circuit replacement | |
| Adams et al. | 4752590 Method of producing SOI devices |