JPS5957558A - 線形時分割多重会議装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 内のタイムスロットで到来する場合に、入力においてメ
ッセージサンプルを受理するための回路に関する。

壁間分割の手法によってｎ個の電話線の間で会議接続を
設定することは通常行なわれることになっている。この
手法では第１の加入者と第２の加入者の間に′電話接続
を設定するためにリレーの配列あるいはクロスバ−形の
スイッチに＠捷れた金属接点を利用する。頻に空間分割
接続に追加の加入者が接続されると、接続された個々の
ラインの負荷のために接続の音声品質が劣化する。

接続される会議参加者の数を制限したりあるいは低イン
ピーダンスの加算フリッレを構成するために抵抗ネット
ワークを持つたび算増幅器を使用することによってこの
問題は緩和される。

現在電話接続の場合にはある種の時分割多重回線すなわ
ちチャネルを辿して接続を行なうのが普通になっている
。

線路を多数の利用者の間で時分割使用し、多重化された
タイムスロットが通信接続を設定するために割当てられ
るようになったラインタル交換では時分割多重が行なわ
れているのである。

デイジタル時分割交換方式の技術にはタイムスロット入
替（ＴＳＩ）として知られる方式があり、これでは与え
られた入力タイムスロットからのディジタルメツセージ
のサンプルが異る出力タイムスロットにスイッチされる
。現在はＴＳＩは２者間の接続を設定するのに使用され
ている。

゛デイジタル時分割多重交換方式″′と題する米国特許
４，１１９，８０７は会議接続に参加する会議者の故に
関して制約をおり・ずに会議接続を設定するように構成
された時分割ラインタルスイッチの例である。この特許
は第１の時間フレームの間に１２８タイムスロツトに関
して接続された１２８本のラインからのディジタルメツ
セージのサンプルを順次に加算し、第２の時間フレーム
の間にその割当てられたタイムスロットに関して接続の
各ラインに対して加算されたサンプルを出力する装置を
示している。

この形のディージタル交換装置は二つの加算メモリーを
使用し、これらではそれぞれの時間フレームことに交互
に情報の出し入れが行なわれる。さらに、第３および第
４のメモリーには加算メモリーと同期して、ステップ的
に交互に情報が与えられ、割当てられたタイムスロット
のそれぞれのディジタルサンプルの記憶に使用される。

各々の加算メモリーは加算されたメツセージサンプルの
新らしい系列の記憶の準備として、そのそれぞれの記憶
サイクルの開始時にクリアされる。

米国特許４，１１９，８０７を含む従来技術で明らかに
されたラインタル変換方式は、多かれ少なかれ入力にお
ける１２８個のタイムスロットと出力における１２８個
のタイムスロットを処理するように構成されている。こ
の構成は単一の集積回路チップには、特にタイムスロッ
トの数が２５６に増大した場合Ｖこは、単一の集積回路
チップには容易には集積化できない。この大きさの回路
を単一のチップに集積化する問題は、メモリーの要求増
大した結果であり、またこれに対応して回路素子の数が
増加したためである。もし会議放送およびモニタ装置の
ような追加の機能がシステムに追加されると、この問題
は特に大きくなる。

さらに、ラインタル交換方式の規模を２、借にするには
、デイジタル又換万式では縦続接続された回路素子に起
因する信号伝搬遅延についても考えなければならない。

このような信号の伝搬遅延があると、もし適切なアドレ
スが付けられていなければ、入来ディジタル信号が失な
われることがあり得る。ディジタル会議者のメモリー要
求はディジタル符号化された音声信号に使用されるビッ
トの数を減少することによって比例的に減少することが
できる。しかし音声信号を符号化するのに使用するビッ
ト数をこのように減少すると、こ才りによってアナログ
音声信号に最終的には戻されるべきディジタル符号化さ
れた音声の最終的な分解能が比例的に減少する。実際に
良く設計されたディジタル会議回路では、ディジタル符
号化された信号をアナログ信号に戻すときの分解能を改
善するために、音声信号をディジタル符号化するのに８
ビット以上を使用する。

本発明に従えば、この問題はタイムスロットのグループ
からのメツセージのサンプルを選択的に加算する刃口算
器と；第１の時間フレームの間に受理された加算された
メツセージのサンプルを記憶し、記憶された和を次の第
２の時間フレームの間に供給するための複数個の記憶位
置を有する第１の記憶装置と；仄の第２の時間フレーム
の間に受理された加算されたメツセージサンプルの各々
をｄ己憶し、次の第３の時間フレームの間に記憶された
和を供給するための第２の記憶装置とを含む回路によっ
て解決される。制御回路は先に記憶された加算されたメ
ツセージサンプルを第１および第２の記憶装置から選択
的に予め取り出し、加算回路は任意のタイムスロットあ
るいはタイムスロットのグループに関して受信されたメ
ツセージのサンプルをそのグループに関連する予め取シ
出された先に記憶されていた加算されたメツセージのサ
ンプルと組合わせるようになっている。クループが隣接
したタイムスロットであるときには、すべての隣接した
タイムスロットのすべてに関して受信されたメツセージ
のサンプルのすべてを同一の先に記憶されていたメツセ
ージのサンプルと加算するためにはラッチ回路が使用さ
れ、これによってメモリーの要求が大きくない会議通話
装置が形成される。

従来の技術の問題点と不適切な点はメモリー要求を減少
するために二つのアキュミュレータメモリーの間でサン
プルメモリーを共用することによって解決される。この
メモリー共用の手法によって信号処理機能を低下させる
ことなく、実質的にメモリーの要求を３０係減少させる
。マタ入力と出力の両方でプリフェッチ（予め取９出す
）という名で知られた同期化メモリー手法を使用するこ
とによって、２５６タイムスロツトの会議者の伝搬遅延
の影響が相殺される。

メモリーからのプリラッチは順次のタイムスロットのア
ドレスを２組発生することによって実現される。第１の
組は実際の入来タイムスロットアドレスよｐ半タイムス
ロットだけ進んでおり、第２の組は実際の入来タイムス
ロットアドレスより２タイムスロツトだけ進んでいる。

この方法を与えられた会議すなわちタイムスロットのグ
ループに１更用することによって、会議の各タイムスロ
ットは、それが新らしいメツセージによって実際に更新
されるよシ１タイムスロット前にプリフェッチされるこ
とになる。

例えば、タイムスロット３．６および９が特定の接続に
おいて会議接続されていたものとしよう。このときには
タイムスロット８の間にタイムスロット３および６によ
って↓じたメツセージサンプルの和はタイムスロット８
についての会議の和を記憶する前にタイムスロット９の
ためにメモリーからプリフェッチされる。

この方法を用いたプリエッチでは、同一のグループある
いは接続に関する２本の勝が、フレーム内の隣接したタ
イムスロットに割当てられているときには、潜在的に問
題を生じる可能性がある。この条件では第２の隣接した
タイムスロットに関してプリフェッチされ７？ｃＪｌｉ
ｄＪ１の隣接したタイムスロットのメツセージサンプル
に関する情報を含んでいないことになる。時間フレーム
内の隣接性を認識１７、第１の隣接したタイムスロット
に関するメツセージサンプルの和を直接に完全な和で置
換することによって、この不都合を解決することができ
る。

捷た先に記憶されたメツセージのサンプルは新らしいメ
ツセージのサンプルを記憶する前にプリフェッチするこ
とができるから、先のタイムスロットのアドレスの発生
があるし、二つのアキュシュレータメモリーの間で、単
一のサンプルメモリーを共用することができる。さらに
、本発明では会議接続を設定する機能の他に放送および
モニタ接続を設定する機能を実現することができる。さ
らに−また従来技術のシステムとは異って、本発明では
入力回路と出力回路の両方で、代シのディジタルメツセ
ージを選択的に挿入する機能を与え本発明の動作および
実現法は図面に関する以下の説明にＪ：って、より完全
に明らかになるものである。

次に第１図を参照して会議システム全体を簡単に述べて
おこう。第１図は線形時分割多重会議装置１００の例を
示しており、ここではタイムスロット入力はまずバッフ
ァ２０５を通って、２つの補数加算器３１０に与えられ
る。これは線形符号化された入来音声もしくはデータサ
ンプルに対して加算を実行し、後述するように加算され
たサンプルを、同一の会議接続のタイムスロットごとの
アキュミュレータＲＡＭ５１０、あるいはアキュミュレ
ータＲＡＭ５２０に記憶するように伝送する。会議回路
は第１および第２のタイムスロットに関連して第１のア
キュミュレータＲＡＭ５１０のメモリーアドレスと第２
のアキュミュレータＲＡＭ５２０のメモリーアドレスを
発生して保持する回路１６００に含み、第２のアドレス
は第２の会議接続に関する加算されたメツセージのサン
プルをプリフツチしてＲＡＭ選択ラッチに保持するのに
使用され、第１のアドレスは第１の会議接続に関連して
アキュミュレータＲＡＭ５１０あるいはＲＡＭ５２０に
加算されたメツセージのサンプル全記憶するのに使用さ
れる。第１および第２のタイムスロットが同一の接続に
割邑てられた隣接したタイムスロットである場合には、
第１のタイムスロットに関連した加算されたメツセージ
サンプルはその代シにＲＡＭ選択ラッチ６２０に格納−
される。このようにして、アキュミュレータＲＡＭ５１
０あるいはＲＡＭ５２０からプリフェッチされた加算さ
れたメツセージのサンプルは第１のタイムスロットのメ
ツセージの寄与分を含み、第２のタイムスロットに関す
る入来メツセージサンプルに関連して適切に加算される
ことになる。

会議回路１００はまた入力加算器３１０から出力される
加算されたメツセージの代シにアキュミュレータＲＡＭ
５１０あるいはＲＡ、Ｍ５２０に記憶するために多数の
代りのディジタルメツセージのひとつを選択することが
できる。接続データ回路１４００から出力される接続モ
ードビットＣ，ＭＢＴおよびＣＭＢＲの論理状態に応動
して、加算プロセスから生ずる正あるいは負のオーバフ
ロー条件に応動して、それぞれのタイムスロットの間の
接続に関連するアキュミュレータＲＡＭ５１０あるいは
ＲＡＭ５２０に対する第１のアクセスに応動し７て、あ
るいは加算プロセスの間に検出されるパリティ誤り（図
示せず）に応動して代シのメツセージ全選択することが
できる。

２の補数の出力加算器６４０はデータバス７５０ｆ：経
由した出力の前に加算されたメツセージからあるタイム
スロットの寄与ヒラ実効的に減算する。会議回路１００
は甘たその会議（タイムスロット）に関して出力するた
めの適切な代シのディジタルメツセージサンプルを選択
することができる。この代シのデイシタルメッセージサ
ンプルは会議接続の各々ツタイムスロットに外部的に割
当てられたモード（モード゛ｄ用御ピ゛ントＣＭＢＴあ
るいはＣＭ　Ｂ　Ｉｌ）によって決矩される。

タイムスロットは′＝！り外部的に会議モードに割当て
ることもでき、これによって、タイムスロットはメツセ
ージサンプルを送受することができる。放送モードにセ
ットするとタイムスロットは会議接続に対してメツセー
ジサンプルを送信することだけができる。モニタモード
にセットすると、タイムスロットは会議接続からメツセ
ージサンプルを受信することだけができる。加算された
メツセージの代りに代替メツセージを与えるには、割当
てらｈたモードに応動してサンプル選択回路１７００を
１吏用するが、タイムスロットモードに応動する出力制
御回路１８００で制御するか、あるいは出カフＪｌ　算
器６４０で実行される減算プロセスで検出された誤シに
応動してこれを実行する。

各々の会議接続にはそれぞれのタイムスロットフレーム
の間の接続の各タイムスロットによって、それに対して
加算された累積メツセージサンプルの寄力分として使用
する／こめに、一義的なアキュミュレータＲＡＭ５１０
あるいｄ：ＲＡＭ５２０の記憶位置（アドレス）が割当
てられる。割当てられたアキュミュレ−９ＲＡＭ５１０
あるイＶｉＲＡ　Ｍ　５２０　ノＮｅ憶位置とモード情
報はタイムスロットごとに接続データ回路１４００に記
憶される。接続データ回路１４００はタイムスロットに
関するアトし・ス発生回路３２０によって順次にアドレ
スされる。

接続データｆ：１ｌｉｅ憶するための接続データ回路１
４００に関連した記憶位置は直列人力ＢＵＳＤＡＴに応
動してサービスインタフェース回路２４１を経由して格
納され変更される。

接続データはモードビットＣＭＢＴと ＣＭＢＲおよび会議接続に割当てられたアキュミュレー
タＲＡＭ５１０あるいはＲＡＭ５２０の記憶位置を含ん
でいるが、これはそれぞれの入来タイムスロットを出カ
バスフ５０に接続するために識別する手段となっている
。

タイムスロットに関する符号化された音声サンプルはタ
イムスロットアドレスに関するサンプルＲＡＭ６１０の
記憶位置に記憶されている。順次のメモリーアドレスは
各々の入来タイムスロットに関連したアドレス発生回路
３２０によって与えられ、アドレスバスＤＲＡＤを経由
してサンプルＲＡＭ６１０に与えられる。

アキュミュレータＲＡＭ５１０および５２０には交互に
入力制御回路１５００から加算されたメツセージサンプ
ルが格納され、出力に対して加算されたメツセージサン
プルを供給するために情報が読み出される。ＲＡＭ制御
回路１６００は時間フレームパルスＴＳＹＮＣとクロッ
ク発生回路とクロック発生回路２２０からのクロック信
号に応動するが、これはアキュミュレータＲＡＭ５１０
とアキュミュレータ５２０が第１および第２の時間フレ
ームの各々で記憶サイクルと供給サイクルを交互に実行
するための手段となっている。例えば第１の時間フレー
ムの間では、接続の各タイムスロットのアドレスが順次
に与えられ、そのメツセージサンプルが（ＩＢＤＡＴを
経由して）入力加算器３１０によって、第１の時間フレ
ームの間の会議接続のための先にアドレスされた線から
受信されたメツセージのオＤと加算される。入力制御回
路からの新らしい和は次にアキュミュレータＲＡＭ５１
０に６己１．紘される。これと同時に、先の時間フレー
ムの間にアキュミュレータＲＡＭ５２０に記憶されてい
ｆｃ加算されたメツセージサンプルが読み出され、ＲＡ
Ｍラッチ６３０および出力加算器６４０を経由して出力
に与えられる。

次の時間フレームの間には、加算されたメツセージサン
プルはアキュミュレータＲＡ　Ｍ５２０に記憶され、そ
れと同時に前の時間フレームでアキュミュレータＲＡＭ
５　Ｉ　Ｑに占己憶されていた先の加算されたメツセー
ジサンプルが読み出されて出力に供給される。

伝搬遅延をイｎｊ償し、接続に割当てられた第１のタイ
ムスロットに関する入来メツセージサンプルの加算プロ
セスを便利にするために第２のタイムスロットに関連し
た加算されたメツセージサンプルはアキュミュレータＲ
ＡＭ５１０あるいはＲＡＭ５２０がらプリフェッチされ
第１のタイムスロットに関する加算されたメツセージサ
ンプルを格納する前にＲＡＭ選択ラッチ６２０に記憶さ
れる。ＲＡＭ選択回路５４０および５５０は、ＲＡＭ制
御回路１６００の制御によって１、第１の加算されたメ
ツセージサンプルの格納の前に第２の加算されたメツセ
ージサンプルをプリラッチするために１吏用される。

ＲＡＭ５１０あるいは５２０をアクセスするための第２
および第１のタイムスロットに関する読み／書きのアド
レスはアドレスバスＲＡＲＡＤおよびアドレスバスＷＡ
ＲＡＤｋＭ　由して接続データ回路１４００からＲＡＭ
５ＥＬ５４０およびＲＡＭ５ＥＬ　５５０に供給される
。

次にＲＡ、　Ｍ制御回路１６００が第２のタイムスロッ
トに関する読み出しアドレス（ＲＡＲ，ＡＯ）をＲＡＭ
選択回路５４０あるいはＲＡＭ選択回路５５０全通して
第１のタイムスロットの前半の間にアキュミュレータＲ
ＡＭ５１０あるいは５２０にゲートして第２のタイムス
ロットに関する加算されたメツセージサンプル全プリフ
ェッチする。第１のタイムスロットの後半ではＲＡＭ制
御回路１６０　（１：アキュミュレータＲＡＭ５１０あ
るいは５２０を動作して第１のタイムスロットに関する
書き込みアドレス（ＷＡＲＡＤ）をＲＡＭ選択回路５４
０あるいはＲＡＭ選択回路５５０を通してケートし、第
１のタイムスロットに関する加算されたメツセージサン
プルをアキュミュレータＲＡＭ５１０あるいはＲＡＭ５
２０に記憶する。このようにして、記憶サイクルの間に
アキュミュレータＲＡＭ５１０あるいはＲＡＭ５２０は
各タイムスロットで交互にアクセスされ、第２のタイム
スロットに関する加算されたメツセージサンプルをプリ
プリフェッチし、第１のタイムスロットに関する加算さ
れたメツセージサンプルを記憶する。これと同時に、ア
キュミュレータＲＡＭ５２０あるいはＲＡＭ５１０は各
タイムスロットごとにアドレスされ出カバスフ５０に対
して加算されたメツセージサンプルを供給する。

ＲＡＭ選択ラッチ６２０に保持されているプリフェッチ
された加算されたメツセージサンプルはそれぞれの入来
メツセージサンプルと加算するために、ＰＳＤＡＴバス
を経由して入力加算器３１０に入力される。会議接続の
入来タイムスロットが、その時間フレームについての接
続でまずアキュミュレータＲＡＭ５１０あるいはＲＡＭ
５２０のいずれかにアクセスするかを決定するためにリ
セットビット（ＰＳＤＡＴのビット１６）はＲ８Ｂプロ
セッサ回路２６０によって処理される。もし入来タイム
スロットがアキュミュレータＲＡＭ５１０あるいｉｄＲ
ＡＭ５２０にアクセスするときには、Ｒ８Ｂプロセッサ
回路２６０が人力制御回路１５００を動作してアキュミ
ュレータＲＡＭ５１０あるいはＲＡＭ５２０の入力加算
器３１０から出力される加算されたメツセージサンプル
の場所に、第１のアクセスタイムスロットに関するメツ
セージサンプルを格納する。このようにして、アキュミ
ュレータＲＡＭ５１０あるいはＲＡＭ５２０は新らしい
会議和を開始することによって、各々のそれぞれの記憶
サイクルでリフレッシュされ、各時間フレームの開始時
に無音が生ずるの全防止する。

入力制御回路１５００はモード制御ビットＣＭＢＴおよ
びＣＭＢＲに応動して、あるいは加算プロセスの誤シに
応動して、アキュミュレータＲＡＭ５１０あるいはＲＡ
Ｍ５２０に記憶するために適切な交互のディジタルメツ
セージサンプルを選択する。例えば１モ二タモードに割
当てられた入来タイムスロットについては、そのタイム
スロットに関する入来ディジタルメツセージサンプルの
代シにアキュミュレータＲＡＭ５１０あるいはアキュミ
ル−９ＲＡＭ５２０に代替ディジタルメツセージサンプ
ルが選択されて記憶される。

このようにして、モニタモードに割当てられたタイムス
ロットが会議接続に対して送信するのを防止する。

人力制御１回路１５０ｏは入力加算器３１０によってメ
ツセージサンプルの加算をしたときに正あるいは負のオ
ーバフローが生じたときには、アキュミュレータＲＡＭ
５１０あるいはアキュミュレータＲＡＭ５２０に記憶す
るために適切な代替ディジタルメツセージサンプルを選
択する。

詳卸１な説明 第２図および第３図は第６図に示すように配列され、本
発明の種々の構成要素が協同して、線形時分割多重会議
ネットワークを実現するかを示している。種々の回路要
素は第１図に示したのと類似の方法で第２図および第３
図のように相互に配置される。

第２図および第３図を参照すれば、ｎ個のタイムスロッ
トを持りデイジタル入力時間フレームは入力２１０（第
２図）に対して会議回路で処理するために２の補数のフ
ォーマットで線形符号化されたデータあるいは音声のサ
ンプルの並列入力を与える。そのあとで、割当てられた
接続モードに従って、接続に割当てられたタイムスロッ
トが出力データバス７５０（第３図）に拡張される。

時間フレームは代表的には１２５マイクロ秒のＴ１キャ
リヤのフレームであり、こ＼では時間フレームはリード
２３０（第２図）を経由して外部から供給される時間フ
レーム信号（第４図のＴＳＹＮＣ）によって表わされる
１２５マイクロ秒であると仮定する。入力および出力経
路をひとつのクロック信号で同期的に動作し、リード２
Ｔｋ経由して出力される２ＭＨｚのクロック信号２Ｔ（
第２図）に逓降するために約４．０９６　Ｍ　Ｈｚ　の
クロック信号（ＳＣＫ４Ｔ）がクロック発生器２２０に
対してリード２０口を経由して外部から与えられる。ク
ロック発生器２２０はまたり−ド２Ｆｆｐ径由して出力
される第２の２　Ｍ　Ｈｚのクロック信号２Ｆ（第４図
）を供給し、これは信号２Ｔの反転された重なシ合わな
い写しである。またリード４Ｆを経由して第２の４ＭＨ
ｚ　のクロック信号４Ｆを出力し、これはクローク信号
４Ｔの反転された重なり合わない写しである。クロック
発生器２２０はまたクロック・ウィンドウを形成するた
めに隣接したタイムスロットの最後の１／４と最初の１
／４に重なり合う論理”１”ｉ持つ第３の２ＭＨｚ　　
のクロック信号ＬＴＣをリードＬＴＣｋ　Ａ”Ｌ山して
出力する。クロックＬＴＣはウィンドウの間に、後述す
るようにＬＴＣウィンドウの「…に生ずるクロック信号
４Ｔの次の前縁でそれぞれのラッチを更新するために、
ラッチ回路６２０．６３０および７３５（第３図）のＤ
入力に新らしいデータを付勢する。

アドレスカウンタ 順次アドレス発生器３２０（第２図）はクロック信号２
Ｔの後縁に応動して、アドレスバス３１７を経由して制
御ＲＡＭ４３０’ｔアドレスするために、タイムスロッ
ト０乃至２５５を表わす８ビツトのタイムスロットアド
レス（ＣＲＡＩ））’Ｑ光発生る。クロック信号２Ｔの
前縁に応動して、アドレス発生器３２０はサンプルメモ
リー６１’０（第３図）をアドレスするためにタイムス
ロットアドレス（ＤＲＡＤ）Ｏ乃至２５５を発生する。

ＴＳＹ’ＮＣは入来タイムスロット（ＩＢＤＡＴ）に関
してカウンタを同期するための手段である。

渠４図全簡単に参照すれば、図にはタイムスロットアド
レスＣＲＡＤお工びＤＲＡＤのタイミング表示が示され
ている。この図の中でタイムスロットアドレスＤＲＡＤ
は入力デ−タバスＩＢＤＡＴに関連した入来タイムスロ
ットから半タイムスロット分進んでおシ（早く開始して
おり）、タイムスロットアドレスＣＲＡＤは入来タイム
スロットよシ２タイムスロットだけ進んでいる。このシ
ーケンスによってさらに以下の詳細な説明でょシ明らか
になるようにサンプルＲＡＭ６１０およびアキュミュレ
ータＲＡＭ５１０あるいはＲＡＭ５２０からメツセージ
サンプルをブリフェッチできるようになる。

制御ＲＡｉＶＩ 第２図に戻って、制御ＲＡＭ４３０は入来タイムスロッ
トごとに２５６個の記憶位置をイイしている。アドレス
発生器３２０によって順次に発生されるタイムスロット
アドレス（ＣＲＡＤ）はアドレスバス３１７を経由して
ｔｌｉｌＪ’１ｆ（Ｉ　ＲＡ　Ｍ　４３０のアドレス入
力に延長される。制御ＲＡＭ４３０はそれによって入力
ハツファ２０５からの選択された入来タイムスロットが
出カフ５０における出力タイムスロットに接続される方
法を示している。この点において、会議接続に参カ口し
ている谷タイムスロットにはアキュミュレータＲＡＭ５
１０あるいはアキュミュレータＲＡＭ５２０　（第３図
）の中で（外部的に）同一の記憶位置か割当てられる。

アキュミュレータＲＡＭ５１０あるいはＲＡＭ５２０の
接続、モード制御ヒツトＣＭ　Ｂ　ＴおよびＣＭＢＲ，
プラスパリティピットに割当てられた記憶位［直のアド
レスは会議接続のそれぞれのタイムスロットについて制
御ＲＡＭ４３０（第２図）に記憶される。

タイムスロットのアドレスとアキュミュレータＲＡ’Ｍ
５１０８乙いはＲＡＭ５２Ｕのａ１憶位置の間の対応は
中央制御ユニット（図示せず）によって会議回路によっ
て外ｒｙｂ　Ｌｌ”Ｊに実行される。例えば、２者間の
接続がタイムスロット８および１５を便用して行なわれ
たものとしよう。またアキュミュレータＲＡＭ５１０あ
るいは５２０の記憶イメγ直のアドレス２０が接続に割
当てられたものと仮定する。

会議回路による接続の処理を制御するために、アドレス
２００７ビツトの２進表示、と２ビツトのモード制御ピ
ットとパリティピットが制御ＲＡＭ４３０の記憶位置８
と記憶位置１５に記憶される。

外部の中央処理装置がバス同期パルス（図示せず）の制
御下に接続制御データとサービスインタフェース回路２
４１に対するタイムスロットアドレスｋＢＵＳＤＡＴ　
リード２４０′ｆｆ：経由して直列に送信する。インタ
フェース回路２４１はラッチされた直並列変換回路であ
シ、これはタイムスロットアドレスをバス２４２’ｅ＋
ｄ由してアドレス比較回路３３０に延長し、バス２４３
　ｔＭ山して接続制御データを制御ＲＡＭ４３０に延長
する。

インタフェース回路２４１はまたリード２４０全経由し
て受信された多ビットの動作コードを付加した接続デー
タを復号するための復号回路を含んでいる。動作コード
はり−ド２４０を経由して伝送さｒ５たデータが制御Ｒ
ＡＭ４３０に記憶されるべきかどう力・（新らしい接続
データ）、あるいは腐食と保守の目的に使用されるべき
かどうか（図示していない保守データ）を決定する。サ
ービスインタフェース回路２４１ば、制御Ｒ１Ｍ４３０
を書き込むことを指定する動作コードをデコードすると
、選択ラッチ４４０へのＷＣリードの論理状態を論理Ｏ
から論理１に変更する。

この論理１の状態は新らしい会議情報を処理回路に延長
し、それぞれの制（＠ｌｌＲＡＭ４３０の記憶位置を後
述するように更新する。

アドレス比較回路３３０は、バス３１７に含まれるタイ
ムスロットアドレスＣＲＡＤ（制御ＲＡＭアドレス）と
バス２４２上のタイムスロットアドレスを比較する。ハ
ス２４２とバス３１７のタイムスロットアドレスを比較
したときには、アドレス比較器３３０はリード３３１を
経由してＲ／Ｗ市１」１昨回ｍ３４０を動作して、さら
にリード３４３　ｔＭ由して１１ｊｌｊ仰ＲＡＭ４３０
を読み出し状態力・ら書き込み状態に切替える。クロッ
クパルス２Ｆの後縁において、バス２４３の接続制御デ
ータはアドレスバス３１７上のタイムスロットアドレス
に１又１して１１川もＬ１１ＲＡＭ４３ｔ］に１き込ま
れる。

上述の例では、タイムスロット８および１５がアキュミ
ュレータＲＡＭ５１０あるいはＲＡＭ５２０の記憶位置
２０に割当てられ、外部の中央制御ユニットが以下のよ
うに接続制御全設定する。まず、タイムスロットアドレ
ス８とアキュミュレータＲＡＭ５１０あるいはＲＡＭ５
２０のアドレス２０がモード制（４ビツトおよびパリテ
ィビットと共にリード２４Ｕｆｆｉ経由して外部プロセ
ッサによって直列に送出されて、インタフェース回路２
４１によって受理される。インタフェース回路２４１は
このデータを変換して、バス２４２上の第ｌの並列出力
（タイムスロットアドレス）とハス２４３上の第２の並
列出力（アキユミュレータＲＡＭアドレス２０、モード
ヒツトプラスパリティ）とする。第２にアドレスカウン
タ３２０がタイムスロットアドレス８を発生したときに
、Ｒ／Ｗ制御回路３４０は比較回路３３０に応動してバ
ス２４３上の接続制御データｉ、２Ｆパルスの後縁で制
御ＲＡＭ４３０のアドレス８に書き込む。第３に同一の
手順がタイムスロット１５で実行すれて、接続のための
会議接続データを設定するシーケンスを完了する。

上述したように、ある接続のタイムスロットの各々で制
御ＲＡＭ４３０に記憶されている接続制御データには、
接続に割当てられたアキュミュレータＲＡＭ５１０ある
いはＲＡＭ５２０のアドレス、２ヒツトのモード制御ビ
ットおよびパリティビットが含まれている。

前述の図示の実施例においては、２ビツトのモード制御
ビットＣＭＢＴおよびＣＭＢＲは以下の定義に従うもの
とする。

第１　表 ＣＭＢＲＣＭＢＴ　　機能 ０　　　　０　　　　データ接続 ０　　　１　　　放送接続 １　　　０　　　監視接続 １　　　１　　　会議接続 第１表に述べた定義に従えば、モード制御ビットＣＭＢ
Ｔが論理Ｉｔ　１３＋の状態にセットされているという
ことは放送あるいは送信接続を宣言していることになり
、この状態ではタイムスロットは会議接続に対してメツ
セージを送信する許可を得ていることになる。モード制
御ビットＣＭＢＲが論理ＩＩ　ｌ’　ＪＴにセットされ
ているということは、監視あるいは受信ｆｉｊｌＪ　ｔ
ｊｌｌに宣言していることになり、この状態ではタイム
スロットは会議接続からメツセージを受信する許可を得
ているということになる。

単一のモード制御ビットが論理°゛０”にセットされて
いれば、タイムスロットがそれぞれの機能にアクセスす
ることが禁止される。

例えば、それぞれのタイムスロットでモード制御ビット
の状態が論理ＩＩ　□　＃であれば、そのときには、そ
のタイムスロットは残シの接続に対して放送することし
かできない。両方のモード制御ビットが共に論理ｔｌ　
１　′１にセットされていれば（１１）、それぞれのタ
イムスロットはその接続について放送と受信の両方の許
可を得ていることになる。モード制御のデフオールドの
状態（００）は特殊な接続のタイプについて予約してお
くことができる。

第２図および第３図を再び参照すれば、制御メモリーＲ
ＡＭ４３０はリード３４３を経由してＲ／Ｗ制御回路３
４０によって通常は読み出し状態に保持される。２Ｔク
ロック信号の各々の後縁に応動して、アドレス発生器３
２０によって制御ＲＡＭ４３０のそれぞれの位置全アク
セスする順次のタイムスロットのアドレス（ＣＲＡＤ）
が発生され、バス３１　’７　ｆ　Ａ径由して出力され
る。

２Ｆクロック信号の後縁において、バス３１７を経由し
て匍」御ＲＡＭ４３０のアドレス人力に与えられた８ヒ
ツトのタイムスロツ）（７）７１’レス（ＣＲＡＤ　）
は制御ＲＡＭ４３０によって内部的にラッチされ、タイ
ムスロットアドレスＣＲＡＤＫ↓って表わされる記憶位
置が読み出される。その内容は２Ｆの次の前線（図示せ
ず）によって制御ＲＡＭ出力ラッチ（内部）にラッチさ
れる。タイムスロットに関する接続制御データ１ｌ−１
：制御Ｒ，ＡＭ４３ＱＸｉｓ　ラテ−５ｔ　ハス４４１
を経由して選択ラッチ回路に与えられる。

選択ラッチ 選択ラッチ４４０はその後にＤ形のフリップフロップか
ら成る２段のダイナミックレジスタのイ」いたセレクタ
であり、データバス３４３あるいはデータバス４４１の
いずれかからデータを選択する１０ビツトのセレクタを
含んでいる。通常の処理の間に、選択ラッチ４４０はバ
ス４４１からデータを受理する。

そうでなＡ場合にはタイムスロットの初期化において、
サービスインタフェース回路２４１を経由してデータは
バス２４３から受理される。

前述したように、タイムスロットの初期化の間には、サ
ービスインタフェース回路２４１のテコーダ回路は選択
ラッチ４４０に接続されたｗｅリードを論理゛′１″″
の状態にして、制御ＲＡＭ４３０への書き込みを示す。

またアドレスＣＲＡＤとバス２４２上の初期化されたタ
イムスロットのアドレスの比較によって、ｒ７’ｗ制御
３４０からのリード３４３は強制的に論理ｔｔ　Ｏｔｔ
の状態となる。Ｗｃリード上の論理ｔｏ　１　ｔｔの状
態とリード３４３上の論理Ｌｊ　ＯＩ＋の状態が一致す
ると、その両方は選択ラッチ４４０に接続されているか
ら、２Ｆのクロックの次の前縁で、選択ラッチ４４０に
よって再びクロックによって同期され、選択ランチ４４
０がデータバス２４３からのデータを選択するだめのウ
ィンドウ形成できるようにする。ハス２４３上の新らし
い接続データは７ヒツトの７キユミユレ一タＲＡＭのア
ドレスと２ヒツトのモードビット（およびパリティ）を
含んでいる。選択ラッチ４４０はアキュミュレータＲＡ
ＭのアドレスをＲＡＲＡＤのアドレスバス４４２に延長
し、アキュミュレータＲＡＭのアドレスとモードビット
（それにパリティ）を２段のダイナミックレジスタの第
１段に延長する。２Ｔのクロックの前線でデータは２段
のダイナミックレジスタ４４０の第１段にクロックによ
って入れられるが、この前線はそれぞれのタイムスロッ
トの中央で生ずる。その後で接続データの１０ビツトが
２Ｆのクロックの前縁で２段のダイナミックレジスタの
第２段にクロックによって入れられる。

このようにして、ある接続に割当てられた初期化タイム
スロットに関する新らしい接続データは制御ＲＡＭ４３
０に記憶され、これと同時に会議回路によって直接使用
するために選択ラッチによって受理される。そうでない
と＠には新らしい接続に対する会議回路のアクセスは１
時間フレームたけ遅延されることになる。

メツセージのサンプルを処理するためには、選択ラッチ
４４０はその第２のすなわち出力レジスタにバス４４３
ｉ１山して与えられるべきアキュミュレータＲＡＭ５１
０あるいはアキュミュレータＲＡＭ５２０の接続書き込
みアドレス（ＷＡＲＡＤンと、リード４４４および４４
５を通してゆくその特定のタイムスロットに関するモー
ド制御ビットを保持する。

これと同時に、次のタイムスロットに関してハス４４２
上通して与えられるべき接続説み出しアドレス（ＲＡＲ
ＡＤ　）がバス４４１ｋＭ山して匍］御ＲＡＭ４３０か
ら出力され、選択ラッチはこれを保付する。この方法に
よって、第２のタイムスロットに関する加算されたメツ
セージサンプルはアキュミュレータＲＡＭ５１０あるい
はアキュミュレータＲＡＭ５２０の第１のタイムスロッ
トに関する加算されたメツセージサンプルを記憶する前
にプリフェッチされる。

バス４４１を経由して選択ラッチ４４０に与えられた接
続制御データのアキュミュレータＲＡＭ５１０あるいは
ＲＡＭ５２０のアドレス部はバス４４２上に与えられる
アキュミュレータＲＡＭ５１０あるいはＲＡＭ５２０の
読み出しアドレス（ＲＡＲＡＤ　）として選択ラッチ４
４０によってまず出力される。これより後で、クロック
信号２Ｆの前縁で、バス４４１を経由して制御ＲＡＭ４
３０から出力された接続制御データは選択ラッチ４４０
にクロックに同期して与えられ、選択ラッチ４４０の第
２のレジスタ段に保持される。次に接続制御データはバ
ス４４３上のアキュミュレータＲＡＭ５１０あるいはＲ
ＡＭ５２０の書き込みアドレスとして選択ラッチ４４０
の第２のレジスタ段によって出力される。モード制御ビ
ットＣＭＢＴおよびＣＭＢＲｆｌ−１：ぞれぞれリード
４４４および４４５に出力される。

入力選択バッファ 入力選択バッファ４２ｏ（第２図）はパリティ（図示せ
ず）を検査し、制御回路４１０の制御下例アキュミュレ
ータＲＡＭ５１０あルイはＲ，Ａ　Ｍ　５２０に記憶す
るために多数の代替ディジタルワードのひとつを選択す
るための組合せゲート回路である。入力ＰＳＤＡＴ。

ＩＢＤＡＴおよびＳＭＤＡ’［はそれぞれ先に定義した
ように、アキュミュレータＲＡＭ５１０あるいはＲＡＭ
５２０から移動された加算されたメツセージサンプル、
入来タイムスロットのそれぞれの入力メツセージサンプ
ルおよび人力加算器３１０によって発生されたＰＳＤＡ
ＴとＩＢＤＡＴの和である。代替ティジタルメッセージ
ＰＦＳ、ＮＦＳおよび ＩＤＬＥＣＯＤＥ（ＩＣ）は入力選択バッファ４２゜の
中に内部的に布線され、アキュミュレータＲＡＭ５１０
あるいはＲＡＭ５２０に記憶するために入力選択制御４
１０の指示によってＲ択される。ＰＦＳは加算されたメ
ツセージサンプルの符号を含む正の最大値の２の補数に
よるディジタル表示であｐ、ＮＦＳは加算されたメツセ
ージサンプルの符号を含む負の最大値の２の補数による
ディジタル表示である。ＩＤＬＥＣＯＤＥ（ＩＣ）はｏ
の値を持つメツセージサンプルの２の補数によるディジ
タル表示である。

入力選択バッファ４２０はまたアキュミュレータＲＡＭ
５１０あるいはＲＡＭ５２０に記憶するために５ＥＬＤ
ＡＴバス４５０に対して出力されるデータのビット１６
（リセットビット）の状態を付加（初期化のとき）ある
いけ変更する組合せ論理回路を含んでいる。

リセットビットＲ８Ｂの機能についてはこの説明でさら
に詳細に後述する。

入力加算器 人力加算器３１０はバス２０６を経由して入力された入
来メツセージサンプル（ＩＢＤＡＴ）を選択ラッチ６２
０からＰＳＤＡＴバス３１１を経由して入力加算器３１
０に出力されたアキュミュレータＲＡＭ５１０あるいは
ＲＡＭ５２０中の先に加算されたメツセージサンプル（
ＰＳＤＡＴ　）と加算するための、２の補数の組合ぜ回
路による加算器である。入力加算器３１０は周知の方法
で和が正あるいは負にオーバフローしていないかを検査
するための組合せ回路による飽和論理回路を含み、丑た
外部の中央処理装置（図示せず）　指示によって回路の
保守機能を実行する組合ぜ回Ｉ１８＋！５ヲ含んでいる
。

入力節］御 入力加算器３１０に含まれた昭オ目論理回路がメツセー
ジサンプルの加算の結果圧のオーバフローあるいは負の
オーバフローを俣出し之ときには、入力選択回路はリー
ドＰ　ＯＦ　’Ｌ　ＯあるいはＮ０ＦＬＯを経由して入
カフ１Ｄ鼻器３１０によって変更される。入力選択制御
回路４１０は入力加Ｓ器４１０からのＰＯＦＬＯあるい
はＮ０ＦＬＯが付勢されたことに応動して、リートＰＯ
ＦあるいはＮＯＦ全経由して入力選択バッファに指示し
て、バス４５０に出力するためにオーバフロー条件に応
動して布線されたディジタルメツセージＰＦＳあるいは
ディジタルメツセージＮＦＳのいずれかを選択する。こ
の方法によって、過剰に加算されたメツセージサンプル
はアキュミュレータＲＡＭ５１０あるいはＲＡＭ５２０
に記憶される前に設定された最大の正の値（ＰＦＳ）あ
るいは最大の負のＩＩＭ、（ＮＦＳ）にクランプされる
。

モード制御ビットＣＭＢＴおよびＣＭＢＲは第１表に詳
＃ｌｔｌに示した許可条件に従って入力選択バッファ４
２０の入力機能を制御するために、それぞれリード４４
４および４４５全経由して、選択ラッチ４４０から入力
選択回路１４１０に与えられる。

モード制御ビットＣＭＢ　ＲとＣＭＢＴの重み伺けした
２進値が”０１”（放送）あるいは”　］　１　’　（
会議）であるときには、入力制御回路４１０はリードＳ
　Ｍ　Ｄ　ｆ、Ｈ経由して、入力加算器３１０からの加
算されたメツセージサンプル（ＳＭＤＡＴ　）が、入力
バッファ選択回路４２０を経由してＳ　、Ｅ　Ｌ　Ｄ　
Ａ　Ｔデータバス４５０にゲートされるようにする。放
送されるべきタイムスロットのメツセージサンプルはそ
の接続に割当てられた残シのタイムスロットによるメツ
セージサンプルの寄与分と加算されているから、この順
序はモードピットの機能に従って実行される。

会議接続を監視することだけを許さ７′？、たタイムス
ロット（ＣＭＢＲ，ＣＭＢＴ＝０１　）では入力選択回
路４１０はリードＰＳＤ−！ｚ経由して先に加算された
メツセージのサンプル（ＰＳＤＡＴ　）ｋ入力選択バッ
ファ４２０を経由して５ＥＬＤ’ＡＴデータバス４５０
にケートすることだけを許可する。会議接続全監視する
ことたけ全許可されたタイムスロットはそのセツション
に送信する許可を否定されているから、この動作は第１
表に従ったものである。

タイムスロットが会議セツションを監視するだけの許ｏ
ｉＴ’を持ち、そのタイムスロットがその時間フレーム
の間にアキュミュレータＲＡＭ５１０あるいＶｉＲＡＭ
５２０をアクセスする最初のタイムスロットである場合
には、選択制御回路４１０はＲ８Ｂ回路２６０から延び
：１ｌＮＩＴリードに応動して、リードＩＤＬＥＣを経
由して、ＰＳＤＡＴではなく０の値を持つディジタル値
を持つシンボル人力ＩＤＬＥＣＯＤＥ（ＩＣ）（空きコ
ード）が入力選択回路４２０を経由して大力バッファ選
択回路４２０を経由して５ＥＬＤＡＴデータバス４５０
にケートされるようにする。その接続に割当てられるア
キュミュレータＲＡＭ５１０あるいはＲＡＭ５２０の記
憶位置は最初にアクセスしたタイムスロットのメツセー
ジサンプルを格納することによって初期化され、割当て
られたアキュミュレータＲＡＭ５１０あるいはＲＡＭ５
２０の記憶位置には０の値を持つディジタルメツセージ
サンプルがあるから、この動作順序も監視機能に従った
ものになる。第１にアクセスしたタイムスロットに放送
の許可が与えられているときには、ハス４５０に出力を
出すために選択回路４１０からバッファ回路４２０にリ
ードＩ　Ｂ　Ｄ　ｆ　Ｍ由して、Ｉ　ＢＤＡＴが選択さ
れる。

第　　２　　表 選択１１ｉ１１徊Ｉ４１０の入力　　　　　　　　　　
　バス４５０への出力ＣＭＢＴ尤　　ＣＭＢＴ　　　Ｉ
ＮＩＴ　　　ＰＯＦＬＯＮ０ＦＬＯ０ＵＴＰＵＴ。ｏ、
　　　　　　　　　　　−ＩＰＤＡＴＯ，ｌ　　　　　
　　　　　−ＩＢＤＡＴ＋　　　　　０　　　　１　　
　　−　　　　−　　　　ＩＤＬＥＣＯＤＥｌ　　　　
　１　　　　　’１　　　　−　　　　−　　　　ＩＢ
ＤＡＴｏ　　　　　０　　　　０　　　　０　　　　０
　　　３ＭＤＡＴ０　　　　１　　　　０　　　　０　
　　　　０　　　５ＩＶＩＩ）Ａｒ１　　　　０　　　
　０　　　　０　　　　　０　　　　ＰＳＤＡＴｌ　　
　　　１　　　　０　　　　０　　　　　０　　　８Ｍ
ＤＡＴ０　　　　０　　　　０　　　　１　　　　　０
　　　　ＰＦ５０　　　　１　　　　０　　　　１　　
　　　０　　　　ＰＦ５１　　　　０　　　　０　　　
　１　　　　　０　　　　Ｐ　５ＤＡＴ］　　　　　］
　　　　　０　　　　１　　　　　０　　　　ＰＦ５０
　　　　０　　　　０　　　　０　　　　　１　　　　
ＮＦＳｌ　　　　　０　　　　０　　　　０　　　　　
１　　　　ＰＳＤＡＴｌ　　　　　１　　　　０　　　
　０　　　　　１　　　　ＮＦＳＯ］　　　　　０　　
　　０　　　　　１　　　　ＮＦＳ第２表は周知の真理
値表の形式で、５ＥＬＤＡＴバス４５０にゲートするた
めに人力選択バッファ４２０に対するディジタル入力の
対応するものの選択を制御する入力選択制御回路４１０
の入力の状態をシンボルによって図示している。

リセットビットの処理 入力選択バッファ４２０はアキュミュレータＲＡＭ５１
０あるいＦｉＲＡＭ５２０に記憶する前に、バス４５０
に出力されたデータの第１７ビツトのリセットビット（
ビット１６）を変更した）追加したシする。

加算されたメツマージのサンプルのリセットヒツト（ビ
ット１６）はアキュミュレータＲＡＭ５１０あるいはＲ
ＡＭ５２０へのめる会議接続に関する最初の記憶アクセ
スを認識する手段である。

Ｒ３Ｂプロセッサ回路２６０はリード２６１上に参照信
号Ｒ８Ｂ”（：発生するためのエツジトリ力形フリップ
フロップを便用した順序回路である。第５図は三つの連
続した時間フレームＮ、Ｎ＋１、Ｎ＋２の中で生ずる入
来タイムスロット２５５およびＯのシンボル的な表示を
表わしている。第５図はまたタイムスロット２５５の最
後の１／４の間のクロック信号４Ｆの第２の前縁によっ
てクロック同期される信号ＲＡＭ５ＥＬＯを示している
。

ＲＡＭ５　ＥＬＯの発生方法については後に詳述する。

第５図はさらにＲ８Ｂプロセッサ２６０の内部にあシ、
クロック信号ＲＡＭ５ＥＬＯの前縁でクロック同期され
る信号Ｒ８ＢＩを図示している。信号Ｒ８ＢＩは信号Ｒ
ＡＭ５ＥＬＯの周波数の半分の周波数を実質的に有して
いる。

信号Ｒ８Ｂ’は内部参照信号Ｒ８ＢＩの遅延された写し
であり、タイムスロット０の中央で丙クロックされる。

信号Ｒ８Ｂ’はこのようにして遅延され、入力選択バッ
ファによるその印加が、タイムスロット２５５の発生後
充分時間が経過してから行なわれるようにし、これによ
って、タイムスロット２５５の間のリセットビットの状
態を乱さなりようになっている。

第２図および第３図に戻って、Ｒ８Ｂプロセッサ２６０
は信号Ｒ８Ｂ’の論理状＝＜　１、アキュミュレータＲ
Ａ、Ｍ５１０あるいｕ　ＲＡＭ５２０と選択ラッチ６２
０を経由してＰＳＤＡＴデータバス３１１に入れられて
いる各々の加算されたメツセージサンプルについて、リ
ード２６５を経由して入力さｉ″ＬＬタビツト１６セッ
トビット）とを比較する。

第５図を参照すれば、信号Ｒ３Ｂ’の論理状態はタイム
スロット０の間に２時間フレーム（Ｎ、Ｎ＋２）ごとに
変化することに気付かれるであろう。アキュミュレータ
ＲＡ　Ｍ５１０および５２０には第１のフレームと第２
のフレームで交互に値が格納されるから、信号Ｒ５Ｂの
周波数によって、アキュミュレータＲＡＭ５１０あるい
はＲＡＭ５２０にＨじ憶された各々の加算されたメツセ
ージサンプルのリセットビット（ビット１６）が２つの
時間フレームにわたってＲ８Ｈの論理状態を追及するこ
とが保証される。従って、時間フレームＮおよびＮ＋１
（第５図）において、アキュミュレータＲＡＭ５１０お
よび５２０に記憶された各々の加算されたメツセージサ
ンプルのリセットビットはそれぞれの時間フレームの闇
に信号Ｒ８Ｂ’の論理状態に対応することになる。

時間フレームＮ＋２（第５図）の間で、タイムスロット
０の間にリセット信号Ｒ８Ｂ’は論理ｔｔ　ＯＨの状態
に切替えられ、時間フレーＡＮ−１−２およびＮ＋３（
図示せず）の間その状態の一！まとなっている。

再初期化のために、フレームＮとＮ＋１の間に処理され
る各々の加算されたメツセージサンプルのヒツト１６（
リセットビット）は信号ＲＳ　Ｂ　’の状態に対応して
論理１にセットされる。リセットされたビットと加算さ
れたサンプルはアキュミュレータに記憶される。

フレームＮ＋２の間に、各々の記憶されたメツセージサ
ンプルの和（ＰＳＤＡＴ　）のビット１６はＲ８Ｂプロ
セッサ２６０によって信号ＲＳ　Ｂ　’と比較される。

それぞれの加算され、たメツセージサンプルのビット１
６の論理状態と信号Ｒ８Ｂ’の論理状態が一致しないと
きには、そのときには、それぞれのタイムスロットはそ
れぞれの接続に対するアキュミュレータＲＡＭ５１０あ
るいはＲＡＭ５２０への最初のアクセスとなる。このフ
レームに対するこの前のアクセスがあれば、記憶された
リセットビットは信号Ｒ８Ｂ’に一致することになるか
ら、このようなことが生ずるのである。Ｒ８Ｂプロセッ
サ２６０はアキュミュレータＲＡＭ５１０あるいはＲＡ
Ｍ５２０への最初のアクセスを検出したあと、入力選択
回路４１０に対するＩＮＩＴリートを曲右」」Ｉｔ　１
７＋の状態に変化する。次に入力選択回路４１０は第２
表に従って、ＩＢＤＡＴめるいはＩＤＬＥＣＯＤＥｆｆ
ｉ選択し、これを入力選択バッファ４２０を経由してＲ
８Ｂ’　　（ヒツト１６）と共にアキュミュレータＲＡ
Ｍ５１０あるいはＲＡＭ５２０に記憶する。このように
して、それぞれの割当てられたアキュミュレータＲＡＭ
５１０あるいはＲＡＭ５２０の記憶位置をリセットする
ために第１のアクセスしたタイムスロットに関する新ら
しい入力メツセージＩＢＤＡＴあるいはＩＤＬＥＣＯＤ
Ｅ（監視モード）が１更用され、これによってアキュミ
ュレータＲＡＭ５１０あるいはＲＡＭ５２０をクリアす
るために各々の時間フレームのはじめにポーズを入れる
必要がなくなる。

ある接続に関する２５６個の加算されたメツセージサン
プルのビット１６のそれぞれの状態と信号Ｒ３Ｂ’の論
理状態が一致すれば、それぞれのタイムスロットはアキ
ュミュレータＲＡＭ５１０あるいはＲＡＭ５２０に対す
るこのフレームでの最初のアクセスではないことになる
。この場合には、ＩＮＩＴリードの論理状態はｔｔ　Ｏ
ｒ＋であり、入力選択回路４２０の制御によって、入力
選択バッファ４２０からの出力は第２表に従うようにな
る。

本発明については一例を挙げて説明することもできる。

第５図では３本の電話線金倉む会議接続に対して、外部
の中央処理ユニットによって、タイムスロット０．４お
よび８（４と８は図示せず）がそれぞれ割当てられてい
るものとしている。捷だ会議接続の接続のだめの刃口算
メツセージサンプルの記憶のためにはアキュミュレータ
ＲＡＭ’５１０あるいＵＲＡＭ５２０の記憶装置９６が
割当てられているものとする。またさらに、アキュミュ
レータＲＡＭ５１０は偶時間フレーム（Ｎ。

Ｎ＋２）の間に蓄積にアクセスされ、アキュミュレータ
ＲＡＭ５２０は奇時間フレーム（Ｎ−１、Ｎ＋１）の間
に蓄積のだめにアクセスされるものとしておく。また、
信号Ｒ８Ｂ’の状態に対応して、時間フレームＮ−２（
図示せず）とＮ−”１の間にアキュミュレータＲＡＭ５
１０および５２０に記憶された加算されたメツセージサ
ンプルの各々のビット１６（リセットビット）は論理Ｉ
Ｉ　ＯＩ＋にセットされるものとする。

」二に略述した仮定に従い、第５図および第７図全参照
すれは、時間フレームＮ−１のタイムスロット２５５（
タイムスロット０の前）の間に、偶アキュミュレータＲ
ＡＭ５１０の記憶位置９６に先にフレームＮ−２（図示
せず）で格納された加算されたメツセージサンプルがプ
リフェッチされる。フレームＮのタイムスロットＯにお
いては、ラッチ６２０が動作して、加算されたメツセー
ジサンプルをＰＳＤＡＴバスに出力し、入力加算器３１
０によって、タイムスロット０に関する入来メツセージ
サンプル（ＩＢＤＡＴ　）と加算する。また時間フレー
ムＮの間に、参照信号Ｒ３Ｂ’は先に述べたように論理
“１″の状態に切替えられる。先に述べたように、選択
バッファ４２０におけるその入力が正しく生ずるのを保
証するために、Ｒ８Ｂ’信号の切替は遅延される。（す
々わち対応する現在のフレームで切替が行なわれるよう
にする。）　ＰＳＤＡＴバス上のそれぞれの加算された
メツセージサンプルのリセットビット（ビット１６）は
規準信号Ｒ８Ｂと比較するだめにリード２６５を経由し
てＲ８Ｂプロセッサ２６０に延長される。ビット１６の
論理状態はパ０′″であり、信号Ｒ’ＳＢ’の論理状態
は゛】″であるから、フレームＮの間にはアキュミュレ
ータＲＡＭ５１０の記憶位置９６に対する最初のアクセ
スであることを示す不一致が生ずる。

この不一致の結果としてＲ８Ｂプロセッサ２６０からの
入力選択制御４１０へのＩＮＩＴリードは論理１１１７
７の状態となシ、アキュミュレータＲＡＭ５１０の位置
９６に記′慮して旧データを新データに入替えるために
入力メツセージサンプルＩＢＤＡＴあるいはシンホル的
入力１．ＤＬＥｃＯＤＥのいずれかが入力選択バッファ
４２０を経由して５ＥＬＤＡＴハス４５０にゲートされ
るように指示する。入力迅択バッファ４２０への入力の
内の選択されたもののリセットヒツト（ヒツト１６）ｉ
ｄババス５０に出力される前に信号Ｒ８Ｈの現在の論理
状態に対応するように入力バッファ４２０回路によって
更新される。このようにして、Ｒ８Ｂプロセッサ２６０
によって最初のアクセスが認識されたあとでは、リセッ
トビットは信号Ｒ８Ｂ’に等しくなる。

フレームＮのタイムスロット３の間には、アキュミュレ
ータＲＡＭ５１０の位置９６の内容は再びプリフェッチ
され、ＲＡＭ選択ラッチ６２０に与えられる。タイムス
ロット４のはじめで、ＲＡＭ選択ランチ６２００内芥は
入力加算器３１０でタイムスロット４に関する入力メツ
セージサンプルと加算するためにＰＳＤＡＴバスに出力
される。ＰＳＤＡＴバスのビット１６は信号Ｒ８Ｂ’と
比較するためにリード２６５ｋｉｌｉ由してＲ８Ｂプロ
セッサ２６０によってサンプルされる。しかしこの例で
はメツセージサンプルのビット１６はタイムスロット０
の間に入力選択制御４１０によって、信号Ｒ８Ｂ’　と
等しくなるように変更されている力）ら、Ｒ８Ｂプロセ
ッサ２６０は不一致全検出することはない。このような
理由で、タイムスロット４は最初のアクセスであるとは
認識されず、入力加算器３１０からの加算されたメツセ
ージサンプルＳＭＤＡＴは入力選択バッファ４２０を経
由してバス４５０に出力され、アキュミュレータＲＡＭ
５１０の位置９６に記憶される。タイムスロット４に与
えられた認識プロセスはまたタイムスロットルにも与え
られる。

次の時間フレームＮ＋１の間で、タイムスロット０は奇
のアキュミュレータＲＡ　Ｍ　５２０における位置９６
への最初のアクセスであると認識される。

タイムスロット０をアキュミュレータＲＡＭ５２０の位
置９６の最初のアクセスであると認識するのは、位置９
６に記憶された加算されたメツセージサンプルのビット
１６の状態にもとすくものである。アキュミュレータＲ
ＡＭ５２０への最後のアクセスは時間フレームＮ−］の
間に生じ、このとき信号ＲＳ　Ｂ’ｉ’ｆ、”　０　”
であった。先に述べたように、タイムスロットＮ−］の
間は信号ＲＳＢ’の状態は論理ＩＩ　ＯＩ＋であシ、入
力選択バッファ４２０（第２図）はヒツト１６を信号Ｒ
８Ｂ’の状態に等しいように変更するのである。従って
、Ｒ８Ｂプロセッサ２６０はアキュミュレータＲＡＭ５
２０の位置９６に記憶された加算されたメツセージサン
プルのビット１６全信号Ｒ８Ｂ’の状態と比較したとき
に、不一致を検出する。この不一致によって先に述べた
ように最初のアクセスであることが示される。

タイムスロット４および８’ｉＮ＋１タイムフレームの
間の最初のアクセスであることを上述したように認識す
る必要をなくすだめに、タイムスロット０における処理
では加算されたメツセージサンプルのビット１６を信号
Ｒ８Ｂ’に対応するようにする。

第３図を参照すれば、アキュミュレータＲＡＭ５１０と
ＲＡＭ５２０は谷々が１２８個の１７ビツトの記憶位置
ヲ有し、４Ｔのクロック信号によって駆動される同等の
ダイナミック・ランダム・アクセス・メモリーである。

アキュミュレータＲＡＭ５１０あるいはＲＡＭ５２０の
記憶位置に６己借された加算されたメツセージサンプル
は次のような１７ビツトを含んでいる。１４ビツトの値
ビットと符号ビットを持つ加算されたメツセージサンプ
ルと、パリティビットとリセットビットである。

第４図はタイムスロットの各期間におけるクロック４Ｔ
の４個の変化を衣わしている。

クロック４Ｔ（Ａ）の最初の後１＝Ｉｒ１．アキユミユ
レータＲＡ、Ｍ５２０あるいはＲＡＭ５１０の読み出し
もしくはブリフェッチ全開始する。

４Ｔクロック信号の次の（第１の）前縁の曲に、プリフ
ェッチされたデータはクロックによってアキュミュレー
タＲＡＭ５２０あるいはＲＡＭ５１０の出力レジスタ（
内部図示せず）にクロックによって入力する。４Ｔのク
ロツク１′ｈ号の第２の後縁（Ｃ）の間に、ＰＳＤＡＴ
バス３１１がらの加算されたメツセージサンプルはアキ
ュミュレータＲＡ　Ｍ５２０あるいはＲＡＭ５１ｏに書
き込まれる。

このシーケンスはタイムスロット２５３に関するＡＲＩ
ＡＤのアキゴミ１１フータＲＡ　Ｍ　５２０のアドレス
シーケンス（第４図）に示されているが、この図はタイ
ムスロットが二つの別別の部分、すなわち第２のタイム
スロット（２５４）に関する加算されたメツセージサン
プルをプリフェッチする部分と、第２の第１のタイムス
ロット（２５３）に関する加算されたメツセージサンプ
ルｉＲＡＭｓＥＬＯが論理Ｏである間に記憶する部分力
・ら成ること全示している。

第３図のＴＳ−２５５検出器はシステムのフレーム同期
信号ＴＳＹＮＣ（第４図）に′関して入来タイムスロッ
ト２５５の生起を検出するだめの回路装置である。ＴＳ
ＹＮＣは各々の時間フレームに１回生起し、これはそれ
ぞれの時間フレームの終シに近付いたこと全知らせる手
段としてタイムスロット２５３２よび２５４と重なシ合
っている。リード４５２に与えられた信号ＴＳＹＮＣは
タイムスロット２５３の終シで生ずるクロック信号２Ｔ
の後縁で、検出器４５０の第１のＤ型フリップフロップ
によシ、切替えられ、クロックと同期して与えられる。

次にＴＳＹＮＣはＩＢＤＡＴタイムスロット２．５５の
始めで生じ、リード４５１全通して信号ＴＳ　２５５’
　として出力されるクロック信号２Ｔの後縁で、ＴＳ横
出器の第２のＤ形フリップフロップにクロックによって
入れられる。リード４５１上の信号ＴＳ　２５５’は入
来タイムスロット２５５全表わす時刻信号である。

ＲＡＭ選択回路 アキュミュレータＲＡＭ５１０あるいはＲＡＭ５２０の
選択回路４６０はリー　ト４６１にクロック信号ＲＡＭ
５ＥＬＯ’ｉ、リード４６３にクロツク１′菖号ＬＲ８
Ｏを発生するだめの順序回路である。リード４６２上の
クロック信号ＲＡＭ５ＥＬ］とリード４６４」二のクロ
ック信号ＬＲ８１はそれぞれＲＡＭ５ＥＬＯとＬＲ３Ｏ
の反転したものである。

リード４６１および４６２上のＲＡＭ５ＥＬＯとＲＡＭ
５ＥＬＩのクロック信号は第１の時間フレームの間の記
憶サイクルと第２の時間フレームの供給サイクルの１州
でアキュミュレータＲＡＭ５１０とＲＡＭ５２０を切替
えるための手段でめる。リード４６３でＲＡ　Ｍ　ｒ／
ｗ回路４γ０に出力され、４１の時間フレームの間に論
理Ｉｔ　Ｉ　ＩＮの状態（高レベル）にある誘導ＲＡＭ
選択信号ＬＲ３Ｏによって、入力選択バッファ４２０か
ら５ＥＬＤＡＴバス４５０をＡ径由して出力された加算
されたメツセージサンプルが記憶されるように選択され
る。

ＲＡＭ選択信号ＬＲ８Ｏが論理“０″の状態にあると、
加算されたメツセージサンプルをデータバス７５０を経
由して出力するようにＲＡＭ５１０を選択する。ＲＡＭ
選択信号ＬＲ８Ｉはリード４６４を通してＲＡ　Ｍ　ｒ
／ｗ回路４７０に出力され、論理ＩＩ　Ｉ　ＩＩの状態
にあると、メ゛ンセージ→ナンプルの蓄イ責のためにア
キュミュレータＲＡＭ５２０を選択し、論理°゛０″′
の状態にあると、加算されたメツセージサンプルをリー
ド７５０に供給するようにアキュミュレータＲＡＭ５２
０を選択する。

リード４６１におけるクロック信号　　。

ＲＡＭ５ＥＬＯはリード４５１を経由してＴＳ−２５５
の検出器４５０から延長された信号ＴＳ２５５’の発生
と、タイムスロット２５５０間に生起するクロック信号
４Ｆの第２の前線によって切替えられる。次に、？ｕＵ
　両信号ＬＲ８Ｏは信号ＲＡＭ５ＥＬＯに関して１／４
タイムスロツトだけ遅延され、切替えられたＲＡＭ５Ｅ
Ｌ　Ｏとクロック信号４Ｔの第１のロリ縁によって切替
えられて、タイムスロットＯが開始する。切替えられた
選択信号ＬＲ８ＯはタイムスロットＯと一致して時間フ
レームの最初に生ずる。選択信号ＬＲ８ＯとＬＲ８１は
谷々のＴＳＹＮＣ’パルスの生起の後にこのようにして
切替えられ、アキュミュレータＲＡＭ５１０および５２
０を交互に選択するために第１の時間フレームの間でそ
れぞれ論理ＩＩ　１　＃および論理ＩＩ　ＯＩＩ状態を
とり、第２の時間フレームの間でそれぞれ論理ＩＩ　Ｑ
　７１および論理”１　′の状態をとるようになる。

第４図特にＡＲＩＡＤの時間シーケンスを参照すれば、
各々のタイムスロットは第２のタイムスロットに関する
加算されたメツセージサンプルを第１にプリフェッチす
るための読み出しくＲ）サイクルと第１のタイムスロッ
トに関する加算されたメッセージサンプルケアキュミュ
レータＲＡＭ５２０に記憶するだめの書き込み（Ｗ）サ
イクルに分割されていることがわかる。信号ＲＲＭＯと
ＲＲＭＩはそれによってタイムスロットを読み出しサイ
クルと書き込みサイクルとに分割する手段となる。

第３図に戻って、’ＲＡＭ読み／書き回路４７０はそれ
ぞれリード４７１および４７２におけるアキュミュレー
タＲＡＭ５１０およびＲＡＭ５２０の読み簀き信号ＲＲ
ＭＯおよびＲＲＭＩを発生するためのＡＮＤゲートとＮ
ＡＮＤゲートを含んで−る。それぞれり−ド４７１およ
び４７２に存在する信号ＲＲＭＯとＲＲＭＩはアキュミ
ュレータＲＡＭ５１０と５２０を記憶サイクルピするだ
めのクロック信号２Ｔの反転された写しである。選択信
号ＬＲ８Ｏ（ＬＲ８Ｉ）が論理ＩＩ　ＯＩＴ状態にあれ
ば、リード４７３を通して入力すると、ＲＡＭ読み／書
き回路４７０に関連した回路を消勢し、リード４７１あ
るいはリード４７２の出力を強勢的に論理ｔ＋　１３１
、供給サイクルにおいてアキュミュレータＲＡＭ５１０
あるいｉｌ″ｉ、ＲＡＭ５２０用のＲＡＭを読み出し状
態とする。逆に選択信号ＬＲ８，０（ＬＲ３Ｉ）が論理
ｕ　１　ｎの状態にあると、ＲＡＭ読み書き回路４７０
を動作して、これにより、この回路がリード４７１ある
いはリード４７２にクロック信号２Ｔの反転された写し
を出力するようにする。選択信号ＬＲ８ＯとＬＲ８］は
？ｒ毒ｔ、を的子由数になっているから、それぞれの時
間フレームでは信号ＲＲＭＯあるいは信号ＲＲＭＩのい
ずれか一方（両方でない）が付勢される。読み／１き制
御信号ＲＲ’　Ｍ　ＯとＲＲＭＩｉｌ″Ｊ：丑だそれぞ
れリード４７１および４７２を経由してアキュミュレー
タＲＡＭ５１０および５２０に接続される。

アキュミュレータＲＡＭ５１０あるいはＲＡＭ５２０の
７ビツトの読み出しアドレス（ＲＡｉｔＡＤ　）と書き
込みアドレス（ＷＡＲＡＤ）は信号ＲＲＩＶｆ　Ｏおよ
びＲＲＩＶＩＩ　１の制御下にあるアドレスバス５１５
ろるいはアドレスバス５２５と選択回路Ｒ８’Ｏ（５４
，０）およびＲ８Ｉ（５５０）を経由してアキュミュレ
ータＲＡ、Ｍ５１０あるいはＲＡＭ５２０に延長される
。

例えば、第１の時間フレームの間ては ５ＥＬＩ）ＡＴババス経由して入力されたメツセージサ
ンプルの記憶のだみにアキュミュレータＲＡＭ５２０が
動作し、同時に、アキュミュレータＲＡＭ５１０は前の
フレームで各々のタイムスロットに記憶されたメツセー
ジサンプルを出カフ５０に出しているとしよう。

この例では第、１の時間フレームの間クロック２ＴＱ、
反転された写しとなっているＲＲＭＩは選択回路５５０
をとアドレスバス５２５を＋ｄ由して読み出しアドレス
ＲＡＲＡＤをゲートし、タイムスロットの前半の間にア
キュミュレータＲＡＭ５２０に与え、また読み出しアド
レスＷＡＲＡＤをゲートし、タイムスロットの後半の間
にアドレスバス５２５を経由してアサユミュレータＲＡ
Ｍ５２０にゲートする。

これと同時に、仮定された時間フレームの＋ａ常に論理
ｔｔ　１　ｕにある信号ＲＲＭＯは、読み出しアドレス
ＲＡＲＡＤだけを選択回路５４０とアドレスバス５１５
を経由してそれぞれの時間フレームの間にアキュミュレ
ータＲＡＭ５１０にゲートする。

第２の（次の）時間フレームの間では、リード４７２上
の信号ＲＲＭＩは全体の時間フレームの間論理Ｉ！　１
９状態に保持され、これによって読み出しアドレスをア
ドレスバス５２５を経由して選択回路５５０から７キユ
ミユレ一タＲＡＭ５２０にゲートできるようにする。同
時に信号ＲＲＭＯは付勢されておシ、タイムスロットの
前半では論理ＩＩ　１１＋状態を有し、タイムスロット
の後半では論理ＩＩ　０７７状態とガっているから、タ
イムスロットの前半では読み出しアドレスＲＡＲＡＤを
選択回路５４０でゲートし、タイムスロットの後半では
ＷＡＲＡＤをアキュミュレータＲＡＭ５１０にゲートす
る。このようにして各々のアキュミュレータＲＡＭ５１
０あるいはＲＡＭ５２０は記憶サイクルと供給サイクル
の間で切替えられ、第１のタイムスロットの間に第２の
タイムスロットに関する加算サレタメッセージサンプル
をプリフェッチすることができるようになる。

ＲＡＭ選択ラッチ 第３図のＲＡＭ選択ラッチ６２０はアキュミュレータＲ
ＡＭ５１０あるいはＲＡＭ５２０から出力された先に加
算されたメツセージサンプルプリエッチしてを入力加算
器３１０によってそれぞれの入来メツセージサンプル（
ＩＢＤＡＴ）と加算するだめに、ホールドする１７ビツ
トのマスタースレーブＤｉフリップフロップの配列であ
る。ＲＡＭ選択ラッチ６２０はＲＡＭ５　ＥＬ　Ｏのク
ロックの制御の下にアキュミュレータＲＡＭ５１０ある
いはＲＡＭ５’２０から加算されたメツセージサンプル
を受信するように切替えられる。加算されたメツセージ
サンプルは４Ｆクロツクの第２の前縁でＲＡＭ選択ラン
チ６７０のマスターフリップフロップにクロックによっ
て与えられ、そこからクロックによってスレーブフリッ
プフロップに移され、クロック信号ＬＴＣか論理ＩＩ　
＋、　ＩＴである期間の間４Ｔクロック信号の前縁でＰ
ＳＤＡＴデータバス３１１に出力される。

第３図を参照ずれば、ＲＡＭ選択ラッチ６２０はＲＡＭ
５ＥＬ　Ｏリード４６１が論理゛′１　′″であるとき
にアキュミュレータＲＡＭ５１０からデータバス６２１
を経由して加算されたメツセージサンプルを受信して保
持し、ＲＡ　Ｍ　Ｓ　Ｅ　Ｌ　Ｏリード４６１が論理Ｉ
ｔ　Ｑ　ＩＩであるときには、アキュミュレータＲ’Ａ
　Ｍ　５２０からの加算されたメツセージサンプルをデ
ータバス６２２を経由して受信して保持する。

選択ラッチ６２０に記憶されたメツセージサンプルはバ
ス２０６上の入来メツセージサンプル（ＩＢＤＡＴ　）
と加算するためにバス３１１をλイ由して入り加算器に
与えられ、同時に前述したように入力選択バッファ４２
０に与えられる。

ある時間フレーム中のｖ４接したタイムスロットが同一
の会議に割当てられ、従って、両方共に同一のアキュミ
ュレータＲＡＭ５１０あるいはＲＡＭ５２０の記憶位置
か割当てられた場合には、隣接したタイムスロットの内
の第１のものに関して、入力バッファ４２０から出力さ
れた加算されたメツセージサンプルは、隣接タイムスロ
ット検出器４８０によって、アキュミュレータＲＡＭ５
１０あるいはＲＡＭ５２０に格納される他に選択ラッチ
６２０にも格納される。このようにして、隣接したタイ
ムスロットの内の第２のもので処理するだめにブリフェ
ッチされた加算されたメツセージサンプルは、隣接した
タイムスロットの内の第１のものによって与えられたメ
ツセージサンプルを含むことになる。このようにしなけ
れば、前のタイムスロットの同にメモリーから読み出さ
れたブリフェッチさネ一だ和には、前のタイムスロット
のサンプル／＆分を含まないことになる。

第３図ケ参照すれば、隣接タイムスロット検出器４８０
は組合せ比較回路と同一の会議接続に割当てられたタイ
ムスロットが隣接していることを検出するだめのレジス
タ回路とから成る。隣接タイムスロット検出器４８０は
、入来タイムスロット２５５を表わす信号ＴＳ２５５が
検出器４５０からリード４５１を経由して入力されたと
きに消勢される。検出器４８０を消勢することによって
、タイムスロット２２５とタイムスロット０の場合のよ
うに、隣接した時間フレームの境界を越えたタイムスロ
ットの隣接性の検出を防止する。

先に述べた」＝うに、第２のタイムスロットに関するア
キュミュレータＲＡＭ５１０あるいｉｄＲＡＭ５２０の
読み出しくブリフェッチ）アドレスＲＡＲＡＤは選択ラ
ンチ４４０、すなわちアドレスバス４４２．４４３にお
けるアキュミュレータＲＡＭ５１０あるいはＲＡＭ５２
０の薔き込みアドレスＷＡＲＡＤと同時に生ずる。従っ
て、隣接したタイムスロットの第２のものに関する読み
出しアドレス （ＲＡＲＡＤ　）は、これと同時に生ずる隣接タイムス
ロットの第１のものに関する読み出しアドレス（ＷＡＲ
ＡＤ）と一致する。

読み出しアドレスＲＡＲＡＤと書き込みアドレスＷＡＲ
ＡＤは隣接タイムスロット検出器４８０に対して、それ
ぞれアドレスバス４４２および４４３を経由して延長さ
れる。検出器４８０に関連した組合せ比較回路はアドレ
スＲＡＲＡＤ　（！：ＷＡＲＡＤの間に一致を検出した
ときに、リード４８１を経由して論理゛１　′″を出力
する。隣接タイムスロットの第１のものの終りの１７４
の時点で、検出器４８０の比較回路から出力された論理
ＩＩ　１　Ｆ＋は、クロック信号４Ｆの前縁でクロック
信号によシ検出器４８０に入れられ、リード４８１に出
力される。与えられた次に続くタイムスロットが隣接し
ていないとすれば、隣接したタイムスロットの第２のも
ののはじめの１７４の間に生ずるクロック信号４Ｆの前
縁で、検出器４８０の出力レジスタはクリアされる。

恢出器４８０のレジスタから出力された論Ｉ！”　］　
　”はり一ド４８１を経由してラッチ６２０に延長され
、これは、ＰＳＤＡＴバス３１１上の隣接したタイムス
ロットの第１のものに関する加算されたメツセージサン
プルを選択ランチ６２０に強制的にラッチし、これによ
ってＩＩＪ　Ｊ妾したタイムスロットの第２のものに関
するプリフェッチされた加算されたディジタルメツマー
ジサンプルを移動する。

ＲＡＭ出力ラッチ ＲＡＭ出力ラッチ６３０（第３図）は出カフ５０にデー
タを供給すべく選択されたアキュミュレータＲＡＭ５　
ｉ　ＱあるいはＲＡＭ５２０から出力されたプリフェッ
チされたメツセージサンプルを保持する。ＲＡＭ出−カ
ラッチ６３０は逝択ラッチ６２０と同様であシ、これは
４Ｆおよび４Ｔ信号をクロックとしているが、リード４
６２上のＲＡＭ５ＥＬ　１のクロック信号の制御によっ
てアキュミュレータＲＡＭ５１０あるいはＲＡＭ５２　
Ｑがらのメツセージサンプルを受信し、保持する操作を
くりかえして実行している。

リード４６２のＲＡＭ５ＥＬ　１のクロックが論理”１
″であるときは、ＲＡＭ出力ラッチ６３０はバス６２１
を経由してアキュミュレータＲＡＭ５１０から受信され
た加算されたメツセージサンプルを保持して、Ｃ３ＤＡ
Ｔテータバス６３５をｉ径由して、出力加纜：器６４０
に出力する。論理０状態のＲＡＭ５ＥＬ　１のクロック
信号はＲＡＭ出力ラッチ６３０の入力をアキュミュレー
タＲＡＭ５２０にスイッチし、データバス６２２を経由
した加算さ′ｉ″Ｌだメツセージサンプルを受信する。

第４図に示すように、アドレス元生器３２０によって、
バス３１９上に光生されたタイムスロットのアドレスＤ
ＲＡＤ＆−ｊ：夫々の入来ＩＢＤＡＴタイムスロットよ
シ１／２タイムスロフト分たけ進んでおシ、サンプルＲ
ＡＭ６１ＯＮｔ！３図）のメモリーアドレス入力に与え
られて、前の時間フレームに関する入来タイムスロット
に関する先に記憶されたメツセージサンプルを、現在の
フレームの入来ディジタルメツセージサンプルの蓄積の
前にプリフェッチする。２Ｔクロック信号はクロック信
号４ＴＫ関して、サンプルＲＡＭ６’ＩＯの読み／書き
サイクルを指示する。

第４図の説明を続ければ、タイムスロットアドレス（Ｄ
ＲＡＤ）２５４は入来タイムスロット（Ｉ’ＢＤＡＴ　
）より前にあって、１／２タイムスロツトだけ重なって
お９、バス３１９を経由してサンプルメモリーＲＡＭ６
１０に馬えられる。クロック信号２Ｔが論理ＩＩ　Ｉ　
ＩＩとなり、クロック信号４Ｔの第２の後縁がＩＢＤＡ
Ｔタイムスロット２５．３で生ずると、記１．櫨位１紅
２５４が読み出され、４Ｔの次の前線（図示せず）でサ
ンプルＲＡＭ１３１Ｑの出力ラッチ（内部で図示せず）
に記憶されていた内容か、読み出され、メツセージサン
プルゲート（ＭＳＧ）６２５を経由して出力加算器６４
０によって処理される。ＩＢＤＡＴ入来タイムスロット
２５４０間では、クロック信号２Ｔが論理Ｉｔ　ＯＩＩ
であり、クロック４Ｔの第１の後縁が生ずると、バス２
０６を経由して与えられたタイムスロット２５４に関す
る新らし層メツセージサンプルがサンプルメモリーＲＡ
Ｍ６１０の記憶位置２５４に記憶される。タイムスロッ
ト２５４に関してプリフ、エッチされ、サンプルＲＡＭ
６１０の出力ラッチに保持されていたメツセージサンプ
ルは、タイムスロット２５４の間にデータバス６１６を
経由してメツセージサンプルゲート６２５に与えられる
。

メツセージサンプルゲート メツセージサンプルゲート６２５はサンプルＲＡＭ６１
０から出力されたメツセージサンプルあるいはメツセー
ジサンプルケート６２５によって内部的に発生されたデ
イジタルメツセーシＩＤＬＥＣＯＤＥのいずれかを反転
してバス６２６にケ・−卜する１６ビツトの組合せ論理
回路である。

サンプル制御回路 サンプル匍１１１１４ｊ回路６４５はそれぞれリード４
４４および４４５を経由して入力されるモード制釧ｊビ
ットＣＭＢＴおよびＣＭＢＲの論理状態によって行なわ
れる許可に従ってメツセージケート６２５を制御するだ
めの入力制御回路４１０に類似した組合せ論理回路であ
る。保守信号（図示せず）も捷だ会議の実行のためにサ
ンプル制御回路６４５に入力される。

サンプル制御回路６４５は発生されるべき代替メツセー
ジＩＤＬＥＣＯＤＥを選択し、ゲート６２５を経由して
監視モードに割当てられたタイムスロットにケートする
。監視モードのタイムスロットは会議接続を監視するだ
めの許可だけを持っているから、それぞれのタイムスロ
ットによって送信されたメツセージサンプルはγ５０に
おける会議和メツセージ出力に作用することは許可され
ない。

タイムスロットに関してリード６４４および６４５を経
由して人力されたモード制御ビットＣＭＢＲおよびＣＭ
Ｂ　Ｔがｏｚ（放送）あるいは１１（会議）のいずれが
であれば、サンプル制御回路６４５はゲート６２５を経
由してデータバス６２６にゲートする信号としてバス６
１６上のメツセージサンプルを選択するように動作する
。放送あるいは会議モードのいずれかでタイムスロット
に寄与したメツセージサンプルは入力において、入力加
算器３１０でその接続に割当てられた他のタイムスロッ
トの寄与分であシアキュミュレータＲＡＭ５１０あるい
はＲＡＭ５２０に記゛１、ばされていたメツセージサン
プルと加算される。

従って、そのメツセージサンプルは出力メツセージサン
プルに対して作用することになる。

一方監視タイムスロットは静かであり、そのメツセージ
の寄与分は入力加算器３１０によって会議和メツセージ
サンプルと加算されることはない。従って、監視タイム
スロットのメツセージサンプルは出カフ５０に与えられ
た加算されたメツセージサンプルに作用することは許可
されない。

出力加算器 出力加算器６４０は入力加算器３１０と類似した２の補
数の論理回路である。出力加算器６４０は出力ラッチ６
３０からデータバス６３５を経由して入力された加算メ
ツセージサンプルをハス６２５を経由してケート回路６
２５から与えられた反転されたメツセージサンプルと加
算した結果として生じた結果として正ある込は負のオー
バフローが生じたときに、それを検出する飽和論理回路
を含んでいる。バス６２６を経由して入力されたメツセ
ージサンプルはサンプルＲＡＭ６１０に先に記憶されて
いたメツセージサンプルを反転した写しである力・ら、
これは本質的に出力加算器６４０によってバス６３５を
経由して入力すれた加算・されたメツセージサンプルか
ら２の補数加算によって、本質的に減算される。

タイムスロットに関するメツセージサンプルはこのよう
にして加算されたメツセージサンプルから実質的に減算
され、加算されたメツセージサンプルが出カフ５０にお
いて、それぞれのタイムスロットに出力される前に加算
メツセージサンプルのそのメツセージの寄与分を除去す
る。この回路の順序によって、側音はそれぞれの電話機
で与えられるので、それ以上のイ則音がそれぞれのタイ
ムスロットによって与えられないように保証することに
なる。

バス６３５から入力された加算されたメツセージサンプ
ルをバス６２６から入力から入力されたそれぞれのメツ
セージサンプルと加算した結果として正あるいは負のオ
ーツ−フローが生じた場合には、出力加昇器６４０は１
ノードＰＯＱＲあるいはＮ０ＯＲを経由して、これを出
力選択回路１１０に知らせる。

出力バッファ 出力選択バッファ７２０は入力選択バッファ４２０の回
路に似た組合せ論理回路であシ、出力側ａｊ回路７１０
の制ｍｌ下にある。出方選択バッファ７２０Ｉｒｉ、選
択された入力についてハリティ（図示せず）を発生し、
データバス７３４を経由して出力バッファ７３５に出力
する回路（図示せず）を含み、また外部の中央処理ユニ
ット（図示せず）の指示によって、回路の保守機能（図
示せず）を実行する組合せ回路を含んでいる。

出力選択バッファ７２０に対する入力 ＤＦＤＡＴとＣ３ＤＡＴはそれぞれバス６４１を、ｌ’
ａ山した出力加算器６４０がらの出力とラッチ６３０か
らの出力を表わしている。Ｃ３，ＤＡＴはアキュミュレ
ータＲＡＭ５１０あるいはＲＡＭ５２０からの累算され
た会議メツセージであり、それぞれのタイムスロットの
メツセージサンプルを含んでいる。ＤＦＤＡＴは累積会
議メツセージサンプルから、それぞれのタイムスロット
のメツセージサンプルの寄与分を減算したものである。

代替ディジクルメツセージＰＭＡＸ、ＮＭＡＸおよび ＩＤＬＥＣＯＤＥは寸た出力バッファγ２ｏによって内
部的に発生されるが、これについては先に定義した。出
方選択バッファ７２０は回路の保守要求に応動して追加
の代替ディジタルメツセージ（図示せず）を発生する。

出力制御回路７１０は入力の円の選択さゎ−たものを出
力選択バッファ７２０に与えることを制御する入力制御
回路４１０に（ＪＪ、た組合せ論理回路である。出力選
択制御７１０がらの出力は出力選択バッファ？２０への
それぞれの入力に対応している。

第　　３　　表 出力選択制御入力　　　　　　　　　バスγ３４への出
力ＣＭＢＲＣＭＢＴ　　ＰＯＯＲＮ０ＯＲ００−−Ｃ３
ＤＡＴ ０　　　　　　１　　　　　　−　　　　　　−　　　
　　　ＩＤＬＥＣＯＤＥｌ　　　　　　　　０　　　　
　　０　　　　　　　０　　　　　　ＤＦＤＡＴｌ　　
　　　　　　１　　　　　　０　　　　　　　０　　　
　　　Ｉ）ＦＤＡＴｌ　　　　　　　　０　　　　　　
０　　　　　　　１　　　　　　ＮＭＡＸｌ　　　　　
　　　０　　　　　　１　　　　　　　０　　　　　　
ＰＭＡＸｌ　　　　　　　　１　　　　　　０　　　　
　　　１　　　　　　　ＮＭＡＸＪ　　　　　　　　Ｉ
　　　　　　　Ｉ　　　　　　　　ＯＰＭＡＸ第３表は
真理値表として周知の形式に似た形式で、出力選択制御
７１０への入力の状態を示してｂる。これはまだバス７
３４にゲートするための出力バッファ７２００Å力の内
の対応するものの選択の制御に用いられる。

出力加算器６４０からのそれぞれリードＰＯＯＲあるい
はＮ０ＯＲを経由した正あるいは負のあふれに応動して
、出力選択制＠ｊ謔１路７１０は出力選択バッファ７２
０にそれぞれリードＰＦＳおよびＮＦＳを経由して指示
し、それぞれバス７３４に対して代替出力メツセージＰ
ＦＳ　（ＰＭＡＸ）あるいはＮ　Ｆ　Ｓ（ＮＭＡＸ）を
出力する。それぞれのタイムスロットが会議セツション
に対して放送するだけの許可しか持っていない（モード
１器側ビット−０１）ときにはいつでも、リードＩ　Ｄ
ＬＣを経由した出力制御回路７１０の指示によって、出
力バッファ選択回路１２０によってＩＤＬＥＣ’ＯＤＥ
が出力される。ＩＤＬＥＣＯＤＥＶｉその例ではそれぞ
れの放送専用タイムスロットが会議セツションからディ
ジクルメツセージを受信しないことを保障するために、
第３表に従って、送出のためにＩＤＬＥＣＯＤＥか選択
される。出力選択制御７１０は、リードＤＦＤを経由し
て出力バッファ７２０をｍＪ（乍し、ＤＦＤＡＴデータ
バス６４１ｔｄ出して出力バッファ７２０に延びた出力
加真器６４０の出力（ＤＦＤＡＴ　）を通してオーバフ
ローのない場合には、会議セツションからの加算された
メツセージサンプルを受信する許可を持つ（ＣＭＥＲ＝
１）タイムスロットに対してケートするようになってい
る。

出力バッファ 出力選択バッファ７２０はノ１スフ３４を経由しで、出
力ハツファ７３５に対して選択されたディジタルメツセ
ージサンプルを延長する。

出力バッファ７３５はマスタースレーフルフリップフロ
ップとして構成されたフリップフロップであり、この中
でノ＼スフ３４上のデータはＬＴＣ＋１勢ウインドワの
中の４Ｔクロツクの仏縁によって出力バッファ７３５の
マスタ一段にクロックによって入れられるようＫ　７　
っテおり、マスターレジスタの内容ハ、１６本の並列ヒ
ツトバス７５０を出力するためにＬ　Ｔ　Ｃ伺勢ウィン
ドウの中のクロック信号４Ｔの第１の前線でスレーブレ
ジスタに移出力ラッチ７３５を通るディジクルメツセー
ジサンプルの歩進はクロック信号４Ｔに従っておシ、タ
イムスロットの一部ではなく、タイムスロットの全期間
にわたって出力されたメツセージサンプルが利用できる
ようになっている。従って、この構成に従えハ、データ
バス７５０を経由する出力メツセージサンプルは入来し
た（次の）タイムスロット（よりＤＡＴ）よジ、１タイ
ムスロツトたけ通れていることになる。例えば、タイム
スロット２５４に関する加算されたメツセージサンプル
は入力タイムスロット２５５の開始時点で出カフ５０で
利用できる。

標準のフリップフロップでマスタスレーブレジスタを代
替すれば、それぞれのタイムスロットの間にデータバス
７５０を経由して出力が利用できるようになる。

結論 こ＼に開示した発明は離村の図面で示し上述した実施例
に限定されるものでないことは当業者には明らかである
。本発明の精神と範囲を逸脱することなく、その構成要
素を置換した９、追加したシ、あるいはまた削除したシ
することによって再構成することができる。

例えば、加算されたメツセージサンプルのディジタル値
を規定するヒツトの数を増大したり、減少したシするこ
とによって、種々のデータバスの構成を変更することが
できる。

ｉ／こ、アキュミュレータＲＡＭあるいはサンプルＲＡ
Ｍはデータビットの数の対応する変化を反映するように
調整することがで紗る。

さらにここに開示されたことがら容易にモード１ｌｉｌ
Ｊ御ビツトの故を容易に規定しなおすことがでさるし、
あるいはハイフリット接続や特定の加算されたメツセー
ジサンプルを出力する間に遅延を挿入するような他の４
幾能のために数を増大することも容易であな。さらにこ
乙に開示した本発明の硝神と範囲を逸脱することなく、
代替シンボルメツセージサンプルを他の値に変更するこ
とは容易である。さらにまたインタフェース回路を直列
入力から当業者には周知の並列入力に変更することも容
易である。

ここに示Ｉ７．た線形時分割多重交換装置は回路素子に
関連して監査および診断を実行する保守１機能を持つの
が普通である。回路はまた典型的にはパリティ検査を行
ない、データにパリティヒツトを付加するようになって
いる。

これらの保守機能は極めて重要であるが、その実現法は
当業者には周知である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すフロック図； 第２図および第３図は本発明の有利な実施例の詳細なブ
ロック図； 第４図は主クロツク信号に対する神々のクロック信号、
制御信号およびタイムスロットアドレスの時−」を表わ
すシーケンス図；第５図はリセット信号を発生するだめ
の方法を示す時間を表わすシーケンス図； 弔６図は第２図と第３図の配置法の図；第７図はアキュ
ミュレータＲＡＭのメモリー位置にグループあるいはタ
イムスロットを割当てる方法を示す図である。 〔主要部分の符号の説明〕 加算器・　３１０ 第１の記憶装置・・・５１０ 第２の記憶装置・・・５２０ 制御回路・・・１６００ ラッチ回路・・・６２０ 人力側価１回路・・・１５００ 接続データ回路・・・１４００− 読み／ｌき回路・・・４７０ 第３の記憶装置・・・６１０ サンプル選択回路・・・１７００ ＦＩＧ、　５ ＦＩＧ、　　７ 第１頁の続き Ｍ　　明　者　マイケル・ステヘン・レーンアメリカ合
衆国０７７２２ニユージ ヤーシイ・モンマウス・コルツ ・ネック・エイコーン・プレイ ス３４ ０発　明　者　トーマス・パトリック・ソスノウスキー アメリカ合衆国０１１７８マサチユ ーセツツ・ミドルセックス・ウ エイランド・シアーズ・ロード ８ 手続補正書 １事ＰＩの表示昭和５８年　特許願第１１２９５４号３
　補正をする者 η［ｆ′１との関係　特許出願人 ４、代理人 ５　袖１１：、の対象　　　「図　　　　面」（１）別
紙のとおり正式図面を１通提出致します。

Claims (1)

1. 【特許請求の範囲】 １　人力におけるメツセージサンプルを受理する回路で
   あシ、メツセージサンプルはフレームの中のタイムスロ
   ットで到来するような回路において、 タイムスロットのグループからのメツセージサンプルを
   選択的に加算する加算器と、次の第２の時間フレームの
   間に記憶された和を供給するために第１の時間フレーム
   の間に受理されたメツセージサンプルの和音記憶するた
   めの複数個の記憶位置を有する第１の記憶装置と、 次の第３の時間フレームの間に記憶された和を供給する
   ために該次の第２の時間フレームの間に受理されたメツ
   セージサンプルの和を記憶するための複数個の記憶位置
   を有する第２の記憶装置と、 該第１および第２の記憶装置から先に記憶されたメツセ
   ージサンプルの和をプリフェッチし、加算器はタイムス
   ロットのクループ中の任意のタイムスロットに関して受
   信されたメツセージサンプルをそのグループに関してプ
   リフェッチされた先に記憶されたメツセージサンプルの
   オロと組合せる手段を含むようになっており、 さらにグループが隣接したタイムスロットを含むときに
   隣接したタイムスロットのすべてに関連して受信された
   メツセージサンプルのすべてを同じくプリフェッチされ
   た先に記憶されたメツセージサンプルのオ■と加算する
   ように動作するラッチ回路とを含み、 これによって会議呼がよシ少量の記憶容量で実現できる
   ようになったこと全特徴とする会議電話回路。 ２、特許請求の範囲第１項に記載−の回路において 加算器はメツセージサンプルの加算の結果生じた正のオ
   ーバフローあるいは負のオーバフローの信号を発生し、
   入力節］御回路はオーバフロー信号を検出することを特
   徴とする会議電話回路。 ３　％許請求の範囲第２項に記載の回路において、 該回路は それぞれのタイムスロットに関して送信モードあるいは
   受信モードのいずれがを設定するよう入力制御回路と関
   連して動作する接続データ回路と、 オーバフロー信号と接続データ回路とに応動して、その
   タイムスロットのグループに関して該第１および第２の
   記憶装置の該メツセージサンプルの和の場所に多数の代
   替メツセージサンプルのひとつを選択的に記憶する入力
   制御回路と を含むことを特徴とする会議電話回路。 ４、特許請求の範囲第１項に記載の回路にお制御回路は
   第１のタイムスロットに関する一義的なアドレスを登録
   し、これとＩｖＪ時に第２のタイムスロットに関する一
   義的なアドレスを登録する制御回路を含むことケ特徴と
   する会議電話回路。 ５、特許請求の範囲第４項に記載の回路において、 制御回路はタイムスロットを読み出しサイクルと書き込
   みサイクル匝分割する読み／書き回路を含むことを特徴
   とする会議電話回路。 ６、％許請求の範囲第５項に記載の回路において、 耽み／薔き回路は読み出しサイクルの間に第２のタイム
   スロットアドレスに＠］あるーは第２の記憶手段に対し
   て選択的にゲートし、書き込みサイクルの開に第１のタ
   イムスロットアドレスｆ：第１あるいは第２の記憶手段
   に対してゲートする手段を含むことを特徴とする会議電
   話回路。 ７、　特許請求の範囲第４項に記載の回路において、 ラッチ回路はレジスタに応動して第１のタイムスロット
   アドレスと次の第２のタイムスロットアドレスを比較す
   る手段と、第１と第２のタイムスロットアドレスが一致
   したとき、第１タイムスロツトに関するメツセージサン
   プルの和で次のタイムスロットに関してプリフェッチさ
   れたメツセージサンプルの和を置換するよう動作する手
   段と を有することを特徴とする会議電話回路。 ８、特許請求の範囲第１項に記載の回路において、 フレームの最後のタイムスロットの間はラッチ回路が禁
   止されることを特徴とする会議電話回路。 ９　特許請求の範囲第１項に記載の回路において、 該回路は タイムスロットに関するメツセージサンプルを記憶する
   ための複数個の記憶位置を有する第３の記憶手段と、 あるタイムスロットに関する新らしいメツセージサンプ
   ルの記憶の前に、そのタイムスロットに関する第３の記
   憶手段から前に記憶されたメツセージサンプルをプリフ
   ェッチするためのサンプル選択回路と を含むことを特徴とする会議電話回路。 １０　　特許請求の範囲第９項に記載の回路において、
   該回路はさらに、 それぞれのメツセージサンプルの和から、該第３の手段
   のプリフェッチされたメツセージサンプルを減算して、
   該差を出力に対して供給する第２の手段を含むことを特
   徴とする会議電話回路。 １１、特許請求の範囲第１０項にａｒｃ載の回路におい
   て、該減算によって生ずる正のオーバフローあるいは負
   のオーバフローを恢出するための出力制御手段を含み； 該出力制御は減算オーバフロ一手段とモード設定手段と
   に応動して出力に対して多数の代替メツセージサンプル
   のひとつを選択的に供給することを特徴とする会議電話
   回路。