JPS5960795A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5960795A JPS5960795A JP57172347A JP17234782A JPS5960795A JP S5960795 A JPS5960795 A JP S5960795A JP 57172347 A JP57172347 A JP 57172347A JP 17234782 A JP17234782 A JP 17234782A JP S5960795 A JPS5960795 A JP S5960795A
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- JP
- Japan
- Prior art keywords
- word line
- voltage
- cell
- memory cell
- noise
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
オ５発明は、半導体記憶装置、特にＭ［Ｓ（ＭｅＬａＪ
Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｏ
ｃｔｏｒ）グイナミソク・ランダム・アクセス・メモリ
（ｄ−ＲＡＭ）に関する。
Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｏ
ｃｔｏｒ）グイナミソク・ランダム・アクセス・メモリ
（ｄ−ＲＡＭ）に関する。
従来技術と問題点
従来、ｄ−ＲＡＭに於けるメモリ・セルとしてｆｆ５１
図に見られるものが知られている。
図に見られるものが知られている。
第１図に於いて、■はｐ型シリコン半導体基板、２は二
酸化シリコンからなるフィールド絶縁膜、３は二酸化シ
リコンからなるゲート絶縁兼蓄積キャパシタ誘電体膜、
４は第１層目の多結晶シリコン屓であるセル・プレート
、５は二酸化シリコンからなる分離絶縁膜、６は第２層
目の多結晶シリコン層である転送ゲート、７はビット線
であるｎ＋型領領域８は二酸化シリコンの絶縁膜、９は
アルミニウムのワード線、１０は蓄積キャパシタ、１１
はワーＩＳ線及びセル・プレート間寄生結合容量、Ｉ２
は蓄積ノードをそれぞれ示す。尚、このメモリ・セルに
於りるセル・プレート４は、７１％−電源供給型の場合
、電源ＶＯＯに接続される。また、図示例では、蓄積キ
ャパシタ１００半導体基板１側の電極は半導体基板１と
反対導電型の領域１２が形成され°ζい°ζ、電源電圧
と同しベルの電圧に充電できるものを表わしているが、
この種のメモリセルには他に多くの変形が見られる。
酸化シリコンからなるフィールド絶縁膜、３は二酸化シ
リコンからなるゲート絶縁兼蓄積キャパシタ誘電体膜、
４は第１層目の多結晶シリコン屓であるセル・プレート
、５は二酸化シリコンからなる分離絶縁膜、６は第２層
目の多結晶シリコン層である転送ゲート、７はビット線
であるｎ＋型領領域８は二酸化シリコンの絶縁膜、９は
アルミニウムのワード線、１０は蓄積キャパシタ、１１
はワーＩＳ線及びセル・プレート間寄生結合容量、Ｉ２
は蓄積ノードをそれぞれ示す。尚、このメモリ・セルに
於りるセル・プレート４は、７１％−電源供給型の場合
、電源ＶＯＯに接続される。また、図示例では、蓄積キ
ャパシタ１００半導体基板１側の電極は半導体基板１と
反対導電型の領域１２が形成され°ζい°ζ、電源電圧
と同しベルの電圧に充電できるものを表わしているが、
この種のメモリセルには他に多くの変形が見られる。
さて、このメモリ・セルにデータを書き込むためにはピ
ノ１−線であるに型領域７から蓄積キードバッタｌＯを
充電する。この形式のメモリ・セルに於ける〃ｊ積キャ
パシタ１０の端子間電圧は最大ごは電源電圧と同電圧、
最小では０〔Ｖ〕となる。
ノ１−線であるに型領域７から蓄積キードバッタｌＯを
充電する。この形式のメモリ・セルに於ける〃ｊ積キャ
パシタ１０の端子間電圧は最大ごは電源電圧と同電圧、
最小では０〔Ｖ〕となる。
ところで、メモリ・セル・アレイに於りるｊｌＨ積ヒノ
［数が人になると、蓄積キヤパシタ１０に於ける誘電体
膜３として薄くて耐圧が低いものを使用する必要を生じ
てきたが、前記の如（、最大の電圧、即ら、電源電圧と
同電圧に充電される場合には誘電体膜３の絶縁が破壊さ
れ易くなる。
［数が人になると、蓄積キヤパシタ１０に於ける誘電体
膜３として薄くて耐圧が低いものを使用する必要を生じ
てきたが、前記の如（、最大の電圧、即ら、電源電圧と
同電圧に充電される場合には誘電体膜３の絶縁が破壊さ
れ易くなる。
このような場合、メモリ・セルのセル・プレー１−４に
印加する電圧を電源電圧と接地電圧の略中間のレベルに
しておけば、誘電体膜３に加わる電ｒＥは最大でも電源
電圧の半分のレベルにしかならず、絶縁＠壊等の可能性
は極めて低くなる。即ぢ、この場合には、ＶＤＤ／２の
レベルにあるセル・プレート４を中心にして蓄積ノー（
は０若しくはｖａｎの電圧となるので、誘電体膜３に加
わる電圧は最大でＶｔ、ｎ／２であり、■き込ん、だデ
ータに対応して落伍キャパシタ１０内の電圧の向きが変
るごとになる。ｔｊＣって、データの蓄ｆｉ！ｔｍとし
ては、何等の変化もない。
印加する電圧を電源電圧と接地電圧の略中間のレベルに
しておけば、誘電体膜３に加わる電ｒＥは最大でも電源
電圧の半分のレベルにしかならず、絶縁＠壊等の可能性
は極めて低くなる。即ぢ、この場合には、ＶＤＤ／２の
レベルにあるセル・プレート４を中心にして蓄積ノー（
は０若しくはｖａｎの電圧となるので、誘電体膜３に加
わる電圧は最大でＶｔ、ｎ／２であり、■き込ん、だデ
ータに対応して落伍キャパシタ１０内の電圧の向きが変
るごとになる。ｔｊＣって、データの蓄ｆｉ！ｔｍとし
ては、何等の変化もない。
−・般に、半導体記憶装置の使用」二からは、電源は単
一電源であることが望ましいので、前記の如きＶａｎ／
２の電圧は集積回路内で発生させる必要がある。しかし
、これには種々の問題がある。その主たるものは、電圧
発生回路の内部抵抗が比較的商いごとである。この影響
で、何等かの原因でセル・プレート４の電圧がＶＤｎ／
２から変化したとき、その回復までの過渡期間中にメモ
リの読み出し或いは書き込み動作を行なうと所謂ハンプ
１ツを音とりばれる雑音成分がメモリの出力電圧に重な
り、読み出しのエラーを起すごとになる。
一電源であることが望ましいので、前記の如きＶａｎ／
２の電圧は集積回路内で発生させる必要がある。しかし
、これには種々の問題がある。その主たるものは、電圧
発生回路の内部抵抗が比較的商いごとである。この影響
で、何等かの原因でセル・プレート４の電圧がＶＤｎ／
２から変化したとき、その回復までの過渡期間中にメモ
リの読み出し或いは書き込み動作を行なうと所謂ハンプ
１ツを音とりばれる雑音成分がメモリの出力電圧に重な
り、読み出しのエラーを起すごとになる。
前記の如く、セル・プレート４の電圧が変化する原因と
しては、次の現象を挙げることができる。
しては、次の現象を挙げることができる。
即ち、メモリ・セルを選択する為、ソート線９に電圧を
印加すると、その電圧がワード線及びセル・プレー１間
寄生結合容量１１を介することに依り微分されてセル・
プレート４に加わり、該セル・プレートの電位を引き上
げるものである。
印加すると、その電圧がワード線及びセル・プレー１間
寄生結合容量１１を介することに依り微分されてセル・
プレート４に加わり、該セル・プレートの電位を引き上
げるものである。
発明の目的
本発明は、前記の如（、セル・プレートに電圧を供給す
る電源の内部抵抗が無視できないような場合であっても
、セル・プレートに雑音が入らないようにして半導体記
１１ｇ装置が誤動作するのを防止するものである。尚、
ここに謂う電源は半導体記憶装置の内部に在ると外部に
在るとを問わないものとする。
る電源の内部抵抗が無視できないような場合であっても
、セル・プレートに雑音が入らないようにして半導体記
１１ｇ装置が誤動作するのを防止するものである。尚、
ここに謂う電源は半導体記憶装置の内部に在ると外部に
在るとを問わないものとする。
発明の構成
本発明は、セル・プレーｌ−に対し、雑音の影響を最も
大きく与えるのが該セル・プレー１−と容量性結合され
ているワード線であること及びメモリセル・アレイ中で
駆動されるワード線は雷に一本であることに着目し、ワ
ード線が駆動された際、必ず同時に駆動されるノイズ・
キャンセル用ワード線を設りることが大きな特徴となっ
ている。
大きく与えるのが該セル・プレー１−と容量性結合され
ているワード線であること及びメモリセル・アレイ中で
駆動されるワード線は雷に一本であることに着目し、ワ
ード線が駆動された際、必ず同時に駆動されるノイズ・
キャンセル用ワード線を設りることが大きな特徴となっ
ている。
そのノイズ・キャンセル用ワード線はセル・プレートと
の間にメモリ・セル用ワー１゛線が有しζいる結合容量
と同じ大きさのそれを持ち、メモリ・セル用ワード線の
反転信号で駆動され、そのワード線がセル・プレートに
与える容量性結合雑音を打ら消し°ζセル・プレート電
圧を品に一定に維持し、誤動作を生じないようにしてい
る。
の間にメモリ・セル用ワー１゛線が有しζいる結合容量
と同じ大きさのそれを持ち、メモリ・セル用ワード線の
反転信号で駆動され、そのワード線がセル・プレートに
与える容量性結合雑音を打ら消し°ζセル・プレート電
圧を品に一定に維持し、誤動作を生じないようにしてい
る。
発明の実施例
第２図は本発明一実施例を解説する為の要部説明図であ
る。
る。
ＳＡ、Ｃ１）はセンス増１陥器及びカラム・デコーダ、
ＭＣＡ１及びＭＣＡ２ばメモリ・セル・アレイ、ＲＩ）
１．ＤＩはロウ・デコーダ及びドライバ、Ｒ１）２．Ｄ
２はロウ・デコーダ及びドライバ、■ヱＣはＶａｎ／２
電圧発生回路、ＣＩ）１及びＣＦ２はセル・プレート、
ＷＬ（ｍ）はｍ番地のワード′線、Ｄ ＣＬ ｌ及びＤ
ＣＬ ２はダミー・セル用ツー１線、ＮＷＬ ｌ及びＮ
ＷＬ２はノ・イズ・キャンセル用ワード線、Ｂ Ｌ Ｉ
及びＢＬ２はピッ１−線、ＭＣＩはメモリ・セル、Ｉ）
ＭＧ ２はダミー・セル、Ｃｗｐは接合容量、ｖａｎは
電源電圧をそれぞれ示している。
ＭＣＡ１及びＭＣＡ２ばメモリ・セル・アレイ、ＲＩ）
１．ＤＩはロウ・デコーダ及びドライバ、Ｒ１）２．Ｄ
２はロウ・デコーダ及びドライバ、■ヱＣはＶａｎ／２
電圧発生回路、ＣＩ）１及びＣＦ２はセル・プレート、
ＷＬ（ｍ）はｍ番地のワード′線、Ｄ ＣＬ ｌ及びＤ
ＣＬ ２はダミー・セル用ツー１線、ＮＷＬ ｌ及びＮ
ＷＬ２はノ・イズ・キャンセル用ワード線、Ｂ Ｌ Ｉ
及びＢＬ２はピッ１−線、ＭＣＩはメモリ・セル、Ｉ）
ＭＧ ２はダミー・セル、Ｃｗｐは接合容量、ｖａｎは
電源電圧をそれぞれ示している。
図から１′りるように、メモリ・セル・アレイはセンス
増幅器ＳΔ及びカラム・デコーダＣＤを中火とし一ζＭ
ＣΔ１及びＭＣＡ２に２分割され、セル・プレー１−
ＣＩ） ｌ及びＣＩ） ２にはＶＤＤ／２の電圧が供給
されている。
増幅器ＳΔ及びカラム・デコーダＣＤを中火とし一ζＭ
ＣΔ１及びＭＣＡ２に２分割され、セル・プレー１−
ＣＩ） ｌ及びＣＩ） ２にはＶＤＤ／２の電圧が供給
されている。
一方のメモリ・セル・アレイ中の一つのメモリ・セル、
例えば、メモリ・セル・アレイＭＣ八ｌ［１１のメモリ
・セルＭＣＩを選択する為にば、当該メ１、 ＩＪ・セ
ルＭＣＩが接続されている例えばｍ番地のり−１” Ｗ
Ｍ Ｗ Ｉ−（ｍ ）がロウ・デコーダＲＤＩに依り選
ばれる。他力のメモリ・セル・アレイＭＣ八２ではソリ
ツブ・フロップ型であるセンス増幅器ＳΔに列し、基準
となる“Ｏ”及び“１”の中間電圧を発ηユさ−ｌるた
めのダミー・セルＤＭＣ２が自動的に選択されるように
なっている。このダミー・セルＩ） Ｍ Ｃ２を選択す
るには、ダミー・セル用ワード線１） ＣＬ ２が駆動
される。
例えば、メモリ・セル・アレイＭＣ八ｌ［１１のメモリ
・セルＭＣＩを選択する為にば、当該メ１、 ＩＪ・セ
ルＭＣＩが接続されている例えばｍ番地のり−１” Ｗ
Ｍ Ｗ Ｉ−（ｍ ）がロウ・デコーダＲＤＩに依り選
ばれる。他力のメモリ・セル・アレイＭＣ八２ではソリ
ツブ・フロップ型であるセンス増幅器ＳΔに列し、基準
となる“Ｏ”及び“１”の中間電圧を発ηユさ−ｌるた
めのダミー・セルＤＭＣ２が自動的に選択されるように
なっている。このダミー・セルＩ） Ｍ Ｃ２を選択す
るには、ダミー・セル用ワード線１） ＣＬ ２が駆動
される。
１）；ｉ記したように、ワー］線ＷＬ、（ｒｒｌ）が駆
動されると、それとセル・プレー１− Ｃｌ） １との
間の結合容＠ Ｃｗ ｐの存在で、セル・プレー１−
ＣＰ １の電圧は」二竹することになる。
動されると、それとセル・プレー１− Ｃｌ） １との
間の結合容＠ Ｃｗ ｐの存在で、セル・プレー１−
ＣＰ １の電圧は」二竹することになる。
本発明では、これに対処する為、ノイズ・キャンセル用
ワード線ＮＷＬ １が設りられていて、そのノイズ・キ
ャンセル用ワード線ＮＷＬ １にはワード線ＷＬ（ｍ）
の反転信号を供給するようになっている。ワード線ＷＬ
（ｍ）は非選択時は接地レベルの電圧になっていて、
選択された場合は高し・ベルになる。従って、ノイズ・
キャンセル用ワード線ＮＷＬ１は、メモリ・セルが読み
出し或いは書き込め動作状態にある時は高レベルであり
、いずれかのメモリ・セルが選択されている時は接地レ
ベルにある。これに依り、結合容量Ｃｗｐを通じてワー
ド線ＷＬ （ｍ）がセル・プレー＋−ＣＩ） １に与え
る容量性結合雑音はキャンセルされ、セル・プレート電
圧は一定に保持される。
ワード線ＮＷＬ １が設りられていて、そのノイズ・キ
ャンセル用ワード線ＮＷＬ １にはワード線ＷＬ（ｍ）
の反転信号を供給するようになっている。ワード線ＷＬ
（ｍ）は非選択時は接地レベルの電圧になっていて、
選択された場合は高し・ベルになる。従って、ノイズ・
キャンセル用ワード線ＮＷＬ１は、メモリ・セルが読み
出し或いは書き込め動作状態にある時は高レベルであり
、いずれかのメモリ・セルが選択されている時は接地レ
ベルにある。これに依り、結合容量Ｃｗｐを通じてワー
ド線ＷＬ （ｍ）がセル・プレー＋−ＣＩ） １に与え
る容量性結合雑音はキャンセルされ、セル・プレート電
圧は一定に保持される。
このような動作は、ダミー・セルＤＭＣ２に関しても同
様に行なわれなりればならない。即ち、ダミー・セル１
つＭＣ２が接続されているダミー・セル用ワード線１つ
Ｃｌ３が駆動されると同時にノイズ・ギャンセル用マノ
ート線ＮＷＩ−２に反転信号を印加してセル・プレー１
−ＣＰ２の電圧を安定化する。
様に行なわれなりればならない。即ち、ダミー・セル１
つＭＣ２が接続されているダミー・セル用ワード線１つ
Ｃｌ３が駆動されると同時にノイズ・ギャンセル用マノ
ート線ＮＷＩ−２に反転信号を印加してセル・プレー１
−ＣＰ２の電圧を安定化する。
ノイズ・キ中ンセル月１ソー＋線Ｎｗ Ｌｔ 、 Ｎ
ＷＬ ２等は転送トランスファククティブ領域を自しな
いワード線、トランスファ・ケート、転送ｉ・ランジス
タは有しているがそのアクティブ領域がピッｌ−線と電
気的に分δＩｎでいてビット線に対して動作の障古にな
らないトランスファ・ケート等をメモリ・セル・アレイ
に付加することで容易に形成できる。
ＷＬ ２等は転送トランスファククティブ領域を自しな
いワード線、トランスファ・ケート、転送ｉ・ランジス
タは有しているがそのアクティブ領域がピッｌ−線と電
気的に分δＩｎでいてビット線に対して動作の障古にな
らないトランスファ・ケート等をメモリ・セル・アレイ
に付加することで容易に形成できる。
ノイズ・キャンセル用ワード線ＮＷＬＩ、ＮＷＬ２等を
駆動する信号、即ぢ、ワード′線Ｗ１．１゜ダミー・セ
ル用ワード線【〕Ｃｌ１２等の反転信号は第３図に見ら
れるような回路を用いて取り出すごとができる。
駆動する信号、即ぢ、ワード′線Ｗ１．１゜ダミー・セ
ル用ワード線【〕Ｃｌ１２等の反転信号は第３図に見ら
れるような回路を用いて取り出すごとができる。
第３図はｉ：１つ・デニＩ−ダ及び１゛ライバの要部説
明図であり、第２図に関して説明した部分と同部分は同
記号で指示しである。
明図であり、第２図に関して説明した部分と同部分は同
記号で指示しである。
図に於いて、ＡＢはアドレス・ハス、Ｃｌ＜はワード線
駆動りＵツク・ジェネレータ、ＰＣはブリ・チャージ用
クロック信号の入力（４１子をそれぞれ示している。
駆動りＵツク・ジェネレータ、ＰＣはブリ・チャージ用
クロック信号の入力（４１子をそれぞれ示している。
図から明らかなように、ノイズ・キー１−ンセル用ソー
ト線ＮＷＬＩ （ＮＷＬ、２も同様）には、ソーＩ線
駆動りＵツク・ジェネレータＧＫからコンブリメント信
号を取り出して印加すればよいから、従来から製造され
ているメモリ・セルに対して本発明を導入することは容
易である。
ト線ＮＷＬＩ （ＮＷＬ、２も同様）には、ソーＩ線
駆動りＵツク・ジェネレータＧＫからコンブリメント信
号を取り出して印加すればよいから、従来から製造され
ているメモリ・セルに対して本発明を導入することは容
易である。
本発明を折返し型ビット線を有するメモリ・セル・アレ
イに適用した場合、この形式のメモリ・セル・アレイで
はピント線とセル・プレー］・間の容量性結合に依る雑
音が本質的に少ないこと及び本発明に依りワード線側か
らの結合雑音が減少していることが相俟つ“ζ、極めて
雑音が少ないメモリ・セル・アレイを構成することがで
きる。特に、ピット線のブリ・チャージ電圧を略ＶＩＩ
Ｄ／２とするとセンス・リフレッシュ動作に依って一力
のヒント線は電圧が」二昇し、他方は下降する為、ビソ
１−綿がセル・プレーｌ−に与える容量性結合雑音はキ
ャンセルされセル・プレート電圧は安定化される。また
、ピッ１−線電圧を略■。、／２程度にＦげるとメモリ
・セルの転送１−ランジスタが早い時期に三極管領域に
バイアスされ、キャパシタの落稍電荷がビット線に速く
転送される為、メモリのアクセス速度が改善される。
イに適用した場合、この形式のメモリ・セル・アレイで
はピント線とセル・プレー］・間の容量性結合に依る雑
音が本質的に少ないこと及び本発明に依りワード線側か
らの結合雑音が減少していることが相俟つ“ζ、極めて
雑音が少ないメモリ・セル・アレイを構成することがで
きる。特に、ピット線のブリ・チャージ電圧を略ＶＩＩ
Ｄ／２とするとセンス・リフレッシュ動作に依って一力
のヒント線は電圧が」二昇し、他方は下降する為、ビソ
１−綿がセル・プレーｌ−に与える容量性結合雑音はキ
ャンセルされセル・プレート電圧は安定化される。また
、ピッ１−線電圧を略■。、／２程度にＦげるとメモリ
・セルの転送１−ランジスタが早い時期に三極管領域に
バイアスされ、キャパシタの落稍電荷がビット線に速く
転送される為、メモリのアクセス速度が改善される。
前記説明では、セル・プレー１−に印加される電圧が集
積回路内で発生される形式のものを主として記述したが
、これは、集積回路内の電源では内部抵抗が高くなる傾
向にある為、本発明が特に効果を発揮すると考えられた
ことに依る。しかし、セル・プレート電圧を外部から供
給する場合であっても、集積回路内の配線抵抗は無視で
きないから、セル・プレート電圧は僅かではあるが変動
することが知られ一〇いる。従って、このような場合に
本発明を適用することが有効であることは謂うまでもな
い。なお、配線抵抗を無視できるようにする為には、充
分幅広の配線を形成すれば良いであろうが、それでは集
積度が低下する。
積回路内で発生される形式のものを主として記述したが
、これは、集積回路内の電源では内部抵抗が高くなる傾
向にある為、本発明が特に効果を発揮すると考えられた
ことに依る。しかし、セル・プレート電圧を外部から供
給する場合であっても、集積回路内の配線抵抗は無視で
きないから、セル・プレート電圧は僅かではあるが変動
することが知られ一〇いる。従って、このような場合に
本発明を適用することが有効であることは謂うまでもな
い。なお、配線抵抗を無視できるようにする為には、充
分幅広の配線を形成すれば良いであろうが、それでは集
積度が低下する。
また、本発明は、第１図に見られる二重多結晶シリコン
型のメモリ・セルの如く、ソート線とセル・プレートの
容量結合が比較的大きいセルに最も効果的であるが、そ
れ以外のセル、例えば三層多結晶シリコン・セル等に於
いてもワード”綿とセル・プレートは直接的或いは間接
的に容量性結合をしているので、それ等に対しても有効
であることは勿論である。
型のメモリ・セルの如く、ソート線とセル・プレートの
容量結合が比較的大きいセルに最も効果的であるが、そ
れ以外のセル、例えば三層多結晶シリコン・セル等に於
いてもワード”綿とセル・プレートは直接的或いは間接
的に容量性結合をしているので、それ等に対しても有効
であることは勿論である。
発明の効果
本発明半導体記憶装置では、転送１−ランジスタ及び所
定電圧が印加されるセル・プレートを有する電荷蓄積用
二Ｆ中パシタで構成されたメモリ・セルを配列しＣなる
メモリ・セル・アレイ、該メモリ・セル・アレイに於り
るメモリ・セルを選択する為のワード線、該ワード線を
駆動する信号の反転信号〜で該ワード線と同期して駆動
されるノイス・ギャンセル用ワード線を備えているので
、ワード線を駆動した際、該ワード線とセル・プレート
間の容量性結合に依って発生ずるセル・プレートの過渡
的電圧変化を抑止することができ、従って、セル・ゾＬ
−−１１’（ｌｉＩＩ−は安定で、らり、；すｌ謂、ハ
ンブタＩｔ Ａ’ ｔこ依る社“；動作し１発）１しな
い。
定電圧が印加されるセル・プレートを有する電荷蓄積用
二Ｆ中パシタで構成されたメモリ・セルを配列しＣなる
メモリ・セル・アレイ、該メモリ・セル・アレイに於り
るメモリ・セルを選択する為のワード線、該ワード線を
駆動する信号の反転信号〜で該ワード線と同期して駆動
されるノイス・ギャンセル用ワード線を備えているので
、ワード線を駆動した際、該ワード線とセル・プレート
間の容量性結合に依って発生ずるセル・プレートの過渡
的電圧変化を抑止することができ、従って、セル・ゾＬ
−−１１’（ｌｉＩＩ−は安定で、らり、；すｌ謂、ハ
ンブタＩｔ Ａ’ ｔこ依る社“；動作し１発）１しな
い。
４１ノ１面の筒中１１説明
第１図はメモリ・セルの要部９月Ｕｉ Ｉ！ＩＩＩ面図
、第２図は本発明一実施例の要部説明図、第３図は第２
図に於りるｌトシ・デー１−夕及びトライバ近１ｊｆの
要部説明図である。
、第２図は本発明一実施例の要部説明図、第３図は第２
図に於りるｌトシ・デー１−夕及びトライバ近１ｊｆの
要部説明図である。
図に於いて、ＳΔ、ＣＤはセンス増’ｌ’＋’ｄ器及び
カラム・デご２−夕′、ＭＣΔ１．ＭＣＣ２０メモリ・
セルパルイ、Ｉ＜ Ｉ） １ 、 Ｉ） Ｊはロウ・デ
コーダ及びドライバ、Ｒ１）２，１．）２はロウ・デコ
ーダ及び１−ライム、ＩＥＣはＶｏｏ／２電圧発生回路
、Ｃ１１１。
カラム・デご２−夕′、ＭＣΔ１．ＭＣＣ２０メモリ・
セルパルイ、Ｉ＜ Ｉ） １ 、 Ｉ） Ｊはロウ・デ
コーダ及びドライバ、Ｒ１）２，１．）２はロウ・デコ
ーダ及び１−ライム、ＩＥＣはＶｏｏ／２電圧発生回路
、Ｃ１１１。
ＮＷＬｌ、ＮＷＬ２はノイス・キャンセル用マノート線
、１３ Ｌ Ｉ 、 １３ Ｌ ２はビット線、ＭＣＩ
はメモリ・セル、Ｄ Ｍ Ｃ２はダミー・セル、Ｃｗｐ
は結合容重、ｖａｎは電源電圧である。
、１３ Ｌ Ｉ 、 １３ Ｌ ２はビット線、ＭＣＩ
はメモリ・セル、Ｄ Ｍ Ｃ２はダミー・セル、Ｃｗｐ
は結合容重、ｖａｎは電源電圧である。
第１図
笛 ２ 図
第３図
Claims (1)
- 【特許請求の範囲】 ■、転送］・ランジスタ及び所定電圧が印加されるセル
・プレートを有する電荷８７積用キヤパシタで構成され
るメモリ・セルを配列してなるメモリ・セル・アレイ、
該メモリ・セル・プレイ中のメモリ・セルを選択する為
のワード線、該ワード線を駆動する信号の反転信号が供
給され該ワード綿と同期して駆動されるノイズ・キャン
セル用ワー１−線を備えてなることを特徴とする半導体
記憶装置。 ２、前記所定電圧とし“ζ電源電圧の略１／２の電圧が
印加されたセル・プレートを有してなることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172347A JPS5960795A (ja) | 1982-09-29 | 1982-09-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172347A JPS5960795A (ja) | 1982-09-29 | 1982-09-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5960795A true JPS5960795A (ja) | 1984-04-06 |
Family
ID=15940218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172347A Pending JPS5960795A (ja) | 1982-09-29 | 1982-09-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960795A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010009667A (ja) * | 2008-06-26 | 2010-01-14 | Elpida Memory Inc | 半導体記憶装置 |
-
1982
- 1982-09-29 JP JP57172347A patent/JPS5960795A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010009667A (ja) * | 2008-06-26 | 2010-01-14 | Elpida Memory Inc | 半導体記憶装置 |
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