JPS596101B2 - 搬送波再生回路 - Google Patents

Description

【発明の詳細な説明】 本発明はファクシミリ等の画情報伝送装置に於いて、受
信部に用いられる搬送波再生回路に関し、特にディジタ
ル的に搬送波を再生する搬送波再生回路に関する。

従来より、残留側波帯（ＶＳＢ）伝送方式の様な搬送波
抑圧を施した伝送信号の再生には、ＰＬＬ技術により、
復調装置で搬送波と周波数及び位相の同期した信号を作
りたしていた。

第１図はこうしたＰＬＬ回路の代表的な構成例を示した
ものである。位相比較器１は２つの交流入力信号（ｆｓ
、ｆｃ）に対して一種の乗算器として働き、ローパスフ
ィルタ２及び増巾器３を介して、最終的には検出した位
相差（θｓ−θｃ）の時間変化量に比例する電圧Ｖｄを
出力する。

また電圧制御発振器４（以下ＶＣＯと称する）は入力電
圧Ｖｄによつて制御され、ｆｃをｆｓに近づける様に動
作する。従つて、最終的にはｆｓ■ｆｃとなつて系が安
定する。しかしながらこの様な回路構成によるものはア
ナログ信号を扱つているため、（１）調整個所が多い、
（２）ノイズに弱い、（３軽年変化をうけやすい、とい
つた欠点があった。こうした欠点を軽減する手段として
位相比較器をディジタル化したものもあるが、いずれに
せよ最終的にはＶＣＯへの入力電圧でその出力周波数を
変化させるため電源電圧変動、外来ノイズ等により出力
周波数が変化するという難点があつた。

本発明の目的は、ＶＣＯを除去して搬送波再生の完全デ
ィジタル化を計り、前記した従来技術の欠点を一挙に解
決し、安定性、信頼性にすぐれ、かつ生産性の高いフア
クシミリ等の画情報伝送機器に適した搬送波再生回路を
提供することにある。第２図は本発明の一実施例を示し
、搬送波再生を従来のＰＬＬにかわりデイジタル的に行
うようにしたものである。即ち、フアクシミリ等に於い
ては画情報伝送に先立つておこなわれるプロトコル期間
中にキヤリア成分のみを伝送する同期整合期間がある。
本発明は、この期間の間に基準クロツク（ＣＬＫ）でキ
ヤリア周期をカウントして初期設定を行い、画情報伝送
開始後の信号成分やライン同期信号等で細かな補正を加
えるようにしたものである。

第２図に於いてプロトコル期間中の同期整合期間内にＮ
ビツトカウンタ５は基準ＣＬＫにより２Ｌ周期分のキヤ
リア期間をカウント（第１回目のカウント）し、カウン
ト結果をラツチ６ａ，６ｂに保持する。次にラツチ６ａ
，６ｂからの出力の補数をもつてこれをＮビツトカウン
タ５にプリセツトする。そして再びＮビツトカウンタ５
を基準ＣＬＫでカウントする。

カウント数が第１回目のカウント値に等しい場合、カウ
ント結果はゼロとなり、ゼ口信号が検定回路７に対し出
力される。検定回路７では特定のタイミングでＮビツト
カウンタ５からのゼロ信号の有無を判定し、ゼロ信号が
ない場合は再度はじめからカウント動作をやり直すこと
を指示する。同期整合期間中にゼロ信号が得られなかつ
た場合にはキヤリア再生をあきらめ、エラー信号を発生
し、再度交信を促す。一方ゼロ信号が得られた場合、ラ
ツチ６ｂにはＮビツトカウンタ５のカウント値の上位Ｌ
ビツトが切り捨てられたＭビツトの信号が得られている
。

このＭビツトの値はキヤリアの１周期をＴ，基準ＣＬＫ
の１周期をＴ２としたときＬ＋Ｍ−Ｎ Ｔ２×２Ｍ＞Ｔ１ が成立するような値にＭをとつてある場合、キヤリア１
周期分の周期に対し切り捨てにより基準＋１ＣＬＫの一
周期分（−２）の量子化誤差を伴つたカウント値となる
。

したがつて、このカウント値により基準ＣＬＫを分周す
れは、１周期あたり基準ＣＬＫｌサイクル分以内の量子
化誤差をもつた再生キヤリアが得られる。

しかしながら、このままキヤリアを再生したのでは、量
子化誤差の蓄積により誤差が大きくなりすぎるため、キ
ヤリア２Ｌ周期につきラツチ６ａに得られているＬビツ
トの信号に相当する回数たけ、補正用カウンタ８で分周
器９のカウント動作をほマ等間隔毎に基準クロツク１周
期分ずつ禁止して、量子化誤差を減少させる。これによ
リキヤリア２Ｌ周期に対し、量子化誤差が基準ＣＬＫｌ
周期分以内の誤差となるよう補正を加えることが可能と
なる。上記の動作をさらに詳細に説明する。

なお、Ｎビツトカウンタ５は本実施例ではバイナリカウ
ンタを用いているが、バイナリカウンタでも１０進カウ
ンタでも動作原理は同じであるので、説明をわかりやす
くするために１０進カウンタの場合について説明する。
いま、キヤリア１周期に対し、［１２５０．３５」個の
基準ＣＬＫがカウントされると仮定する。

そうすると、第３図Ａ，ｂに示すように、Ｎビツトカウ
ンタ５で基準ＣＬＫにより１００周期分（すなわちＬ＝
Ｏ）のキヤリア期間をカウントしたとすると、Ｎビツト
カウンタ５のカウント値は「１２５０」となり、１０２
周期分（すなわちＬ＝２）のキヤリア期間をカウントし
たとすると、Ｎビツトカウンタ５のカウント値は「１２
５０．３５」となる。第２図に示されているＭビツトを
Ｍ−４に選んでおくと、Ｌ−２のとき第１のラツチ６ａ
には［１２５０」が保持され、一方、第２のラツチ６ａ
には「３５］が保持される。すなわち、第１のラツチ６
ｂには、Ｎビツトカウンタ５のカウント値の下位２ビツ
トが切り捨てられた上位４ビツトの信号［１２５０」が
得られ、キヤリア１周期分の周期に対し基準ＣＬＫの１
周期分以内の量子化誤差「０．３５」を伴つたカウント
値となる。したがつて、ラツチ６ｂに保持された信号「
１２５０」で分周器９の分周比を設定していくと、キヤ
リア３周期毎に基準ＣＬＫｌ周期分以上の量子化誤差が
蓄積していくことになる。

そこでキヤリア３周期毎に補助用カウンタ８からイネー
ブル信号を出力させて基準ＣＬＫの１周期が分周器９に
入力するのを禁止させるだけでも、量子化誤差をキヤリ
ア６０周期あたり基準ＣＬＫｌ周期分以内に減少させる
ことができる。このようにして、キヤリア１００周期あ
たり３５回の禁止を行なえば、量子化誤差はキヤリア１
００周期に対し基準ＣＬＫｌ周期以内におさえこむこと
ができる。以上のことは、一般的に成立する。例えば、
キヤリア１周期に対して、「Ｍ＋一匹一」個（たたゝ
１００ｍ２ｍ３ し、Ｍは整数、ｍ＝ｍ１＋一＋−］＋・・・・・・Ｍｌ
は１００より小さい整数Ｍ２，ｍ３は１０より小さい整
数）の基準ＣＬＫがカウントされたと仮定すると、キヤ
リア１００周期に対する量子化誤差は基準ＣＬＫがｍ個
になる。

そこで、キヤリア１００周期あたり、ｍ１回の禁止を行
なえば、量子化誤差はキヤリア１００周期に対し基準Ｃ
ＬＫｌ周期以内におさえ込むことができる。次に、Ｎビ
ツトカウンタ５、ラツチ６ａ及び６ｂ検定回路７の具体
例と詳細な動作を示す。

第４図はＮビツトカウンタ５を５個のＢＣＤコード出力
を有する１０進カウンタ（例えば、Ｔ社製ＳＮ７４ｌ６
２Ｎ）１２で、ラツチ６ａ，６ｂを５個のＤタイプフリ
ツプフロツプによる４ビツトラツチ１３で、検定回路７
をＪＫフリツプフロツプ１４、およびアンドゲート１５
で構成したものである。なお、カウンタ１２に於いて、
Ｅはイネーブル端子、Ｃはキヤリ一端子である。なお、
キヤリ一端子Ｃはカウンタがオーバフローした時、キヤ
リ一出力を出す。このキヤリ一出力は次段のカウンタの
イネーブル端子Ｅに印加され、該カウンタが１たけアツ
プする。はじめに、外部からのりセツト信号でカウンタ
１２及びＪＫフリツプフロツプ１４をりセツトし、キヤ
リア２５６周期分たけゲート信号をカウンタ１２に与え
ることで、この期間の周期を基準ＣＬＫでカウントさせ
る。

ここで、キヤリア２５６周期分のゲート信号を発生する
回路の一例を、第５図で説明する。

第５図において、２０，２１は、それぞれ１６進カウン
タであり、例えばＴ社製のＳＮ７４ｌ６ｌＮを用いるこ
とができる。

該１６進カウンタ２０，２１は起動信号によりタリアさ
れ、その後キヤリアの周期を計数する。また、この起動
信号により、ＲＳフリツプフロツブ２３がセツトされる
。キヤリアが１６周期入力する毎に、１６進カウンタ２
０から１６進カウンタ２１にキヤリ一が出力される。し
たがつて、キヤリアが２５６周期分入力すると、１６進
カウンタ２１からキヤリ一がインバータ２２に出力され
る。この時、ＲＳフリツプフロツプ２３はインバータ２
２の出力により、りセツトされる。したがつて、ＲＳフ
リツプフロツプ２３から、キヤリア２５６周期分のゲー
ト信号が発生される。そして、ゲート信号が消滅する際
、外部よりラツチ信号を与えてカウンタ１２の値をラツ
チ１３にラツチする。

ラツチ１３の出力は、ラツチ時に於けるカウンタ１２の
出力であり、外部からのセツト信号によりその補数が再
びカウンタ１２にセツトされる。セツト動作が終了する
と、再びゲート信号が与えられ、キヤリア２５６周期分
たけ基準ＣＬＫでカウントが行われる。

カウンタ１２には１度目のカウントの補数がプリセツト
されているので、１度目のカウントと２度目のカウント
が等しい値となつた場合、カウンタ１２の終段よりフリ
ツプフロツプ１４のＪ端子に対し、キヤリ一信号が発生
し、カウンタ１２はゼロに復帰する。一方、２度目のカ
ウントが終了する際に、外部より判定タイミング信号が
与えられる。

これによりゲート１５が開き、フリツプフロツプ１４の
Ｑ端子にある検定結果が出力される。検定結果が可とな
つた場合、分周器９には基準ＣＬＫによりキヤリア１周
期を分周するための値が設定され、補正用カウンタ８に
は、キヤリア２５６周期に対して量子化誤差を基準ＣＬ
Ｋｌサイクル分とさせるための補正値がセツトされる。
以上示したように、本発明によれば全回路をデイジタル
的に構成し、また分周比設定値を得るカウンタに検定機
能をもたせたことにより、伝送路に瞬断等があつても、
その影響による誤りを回避でき、またデイジタル構成の
ためアナログ方式のキヤリア再生に比べ調整個所が少な
く、ノイズ、電源変動に強く経年変化の少ないという利
点がある。

さらにアナログの場合の様な引き込み周波数に対する制
約が少ないため、異つた周波数のキヤリアに対し共通使
用が可能となり、装置の経済性を高めることができると
いう利点もある。

【図面の簡単な説明】

第１図は従来の搬送波再生に用いられているＰＬＬ回路
、第２図は本発明の一実施例の搬送波再生回路、第３図
は第２図のＮビツトカウンタの動作の説明図、第４図は
第２図の一部の具体例を示すプロツク図であり、第５図
は第４図のゲート信号を発生する回路のプロツク図であ
る。 ５・・・・・・Ｎビツト、６ａ，６ｂ・・・・・・ラツ
チ回路、７・・・・・・検定回路、８・・・・・・補正
用カウンタ、９・・・・・・分周器、１２・・・・・・
４ビツトバイナリカウンタ、１３・・・・・・Ｄタイプ
フリツプフロツプ。

Claims (1)

1. 【特許請求の範囲】 １ ディジタル的に搬送波を再生する搬送波再生回路に
   おいて、基準クロックにより２＾Ｌ（Ｌ：整数）周期分
   のキャリア期間をカウントするＮビットカウンタ、該カ
   ウンタ上位Ｎ−Ｌビットのカウント結果を保持する第１
   のラッチ回路、下位Ｌビットのカウント結果を保持する
   第２のラッチ回路、該第１のラッチ回路からの出力によ
   りキャリア１周期分の分周比が初期設定される分周器と
   、前記第２のラッチ回路からの出力により、キャリア２
   ＾Ｌ周期につき、該第２のラッチ回路にラッチされてい
   る信号に相当する回数だけ、前記分周器のカウント動作
   を禁止して、前記分周比を補正する補正用カウンタとか
   ら構成されることを特徴とする搬送波再生回路。 ２ Ｎビットカウンタが、前記第１と第２のラッチ回路
   からの出力により前記Ｎビットカウンタのカウント結果
   の補数をプリセットされ、続いて２＾Ｌ周期分のキャリ
   ア期間の基準クロックを計数するようにし、そのカウン
   ト値が搬送波の同期整合時に零になるようにしたことを
   特徴とする前記特許請求の範囲第１項記載の搬送波再生
   回路。