JPS5961084A - サンプリング回路 - Google Patents
サンプリング回路Info
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- JPS5961084A JPS5961084A JP58064651A JP6465183A JPS5961084A JP S5961084 A JPS5961084 A JP S5961084A JP 58064651 A JP58064651 A JP 58064651A JP 6465183 A JP6465183 A JP 6465183A JP S5961084 A JPS5961084 A JP S5961084A
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- 238000001514 detection method Methods 0.000 claims description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000035515 penetration Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
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- 230000003111 delayed effect Effects 0.000 description 1
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
- G01R13/342—Circuits for representing a single waveform by sampling, e.g. for very high frequencies for displaying periodic H.F. signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/92—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of superconductive devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/825—Apparatus per se, device per se, or process of making or operating same
- Y10S505/856—Electrical transmission or interconnection system
- Y10S505/857—Nonlinear solid-state device system or circuit
- Y10S505/865—Nonlinear solid-state device system or circuit with josephson junction
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は超伝導回路、特にノＩＪ ）ンを利用したサン
プリング回路に関する。
プリング回路に関する。
超伝導回路のために使用可能なサンプリング回路は既に
いくつか知られている。被検査装置の出力波形をサンプ
ルするこれらのサンプリング回路は通常非常に狭い幅及
び非常に速い立ち上シ時間を有するサンプリング・パル
スを必要とする。
いくつか知られている。被検査装置の出力波形をサンプ
ルするこれらのサンプリング回路は通常非常に狭い幅及
び非常に速い立ち上シ時間を有するサンプリング・パル
スを必要とする。
そのようなパルスはジッタ及びクロス・トークを生じや
すく、ジッタとクロス・トークとノ間にはトレード・オ
フの関係がある。−θち非常に速い立ち上り時間はジッ
タ全減少させるが、その結果として増加した磁束は近傍
の導体に誘導されるクロス・トークを増加させる。
すく、ジッタとクロス・トークとノ間にはトレード・オ
フの関係がある。−θち非常に速い立ち上り時間はジッ
タ全減少させるが、その結果として増加した磁束は近傍
の導体に誘導されるクロス・トークを増加させる。
本発明のサンプリング回路は、第１のソリトン出力ノー
ド及び第２のソリトン出力ノードを有するソリトン発生
器と、テスト信号ノードにテスト信ｋｔ与えるために上
記ソリトン発生器の上記第１の出力ノードに被検査装置
を接続するテスト手段と、第１の出力ノード及び第２の
出力ノードを有するノｌ） ）ン比較器並びにプログラ
ム可能遅延回路金倉み上記ノＩＪ トン発生器の上記第
２の出力ノードに接続された時間測定手段と１上記時間
測定手段の上記第２の出力ノードに接続σ′ｒＩ−た検
出手段と、上記テスト信号ノードに接続され且つ上記ソ
リトン比較器全制御するように接続されたテスト制御手
段と、上記ソリトン比較器を制御するように接続された
サンプリング制御手段とを備えた事を特徴とする。
ド及び第２のソリトン出力ノードを有するソリトン発生
器と、テスト信号ノードにテスト信ｋｔ与えるために上
記ソリトン発生器の上記第１の出力ノードに被検査装置
を接続するテスト手段と、第１の出力ノード及び第２の
出力ノードを有するノｌ） ）ン比較器並びにプログラ
ム可能遅延回路金倉み上記ノＩＪ トン発生器の上記第
２の出力ノードに接続された時間測定手段と１上記時間
測定手段の上記第２の出力ノードに接続σ′ｒＩ−た検
出手段と、上記テスト信号ノードに接続され且つ上記ソ
リトン比較器全制御するように接続されたテスト制御手
段と、上記ソリトン比較器を制御するように接続された
サンプリング制御手段とを備えた事を特徴とする。
後述する第１図の実施例との対応関係を説明すると、ソ
リトン発生器は長いジョセフノン接合２及び抵抗３．４
より構成され、テスト手段はジョセフノン接合５より構
成され、ソリトン比軟器は接合９、抵抗１０．１１．１
３、分岐接合１２．１４よシ構成される。テスト制御手
段は比較器に制御信号全供給する信号＠１５、サンプリ
ング制御手段はバイアスを供給する信号＠１６によって
実現される。
リトン発生器は長いジョセフノン接合２及び抵抗３．４
より構成され、テスト手段はジョセフノン接合５より構
成され、ソリトン比軟器は接合９、抵抗１０．１１．１
３、分岐接合１２．１４よシ構成される。テスト制御手
段は比較器に制御信号全供給する信号＠１５、サンプリ
ング制御手段はバイアスを供給する信号＠１６によって
実現される。
本発明の目的はより良いサンプリング分解能を得るため
にサンプリング・パルスの幅全ピコ秒範囲に減少させる
事である。本発明と比較して、従来のンヨセフノン・サ
ンプリング回路を用いた場合１ピコ秒の分解能Ｆ？！４
る事は非常に困難である。
にサンプリング・パルスの幅全ピコ秒範囲に減少させる
事である。本発明と比較して、従来のンヨセフノン・サ
ンプリング回路を用いた場合１ピコ秒の分解能Ｆ？！４
る事は非常に困難である。
本発明によるノリトン・サンプリング回路において、比
較的長い立ち上シ時間を有する外部トリガによって、非
常に狭いテスト−ゲート・トリガ信号及びサンプリング
・パルス（１ｐｓ 程度以下の幅を持つ）が同時に発
生でれる。チップ上にプログラム可能な遅延回路を付加
する事は、認め得る程度のジッタを伴なう事なく高分解
能のサンプリングを行なう裏金可能にする。クロストー
クに伴なう問題は、外部トリガに対して長い立ち上シ時
間を許す事Ｕでよって軽減σルるー 〔艮好な実施レリの説明〕 第１図（ｄ本発明の実施例の概略図である。入力）−ド
１は外部ソースからの入力であり、ソリトンを発生させ
る。ソＩＪ トン（こ扛については後の節でより具体的
に説明する）は機構１〜１６を伝播し出力デバイス１７
に匍制御信号を与えるエネルギー波動であると考えても
よい。ノリトンは長いジョセフノン接合２を伝播し、抵
抗６．４及び名分岐ソリトン・デバイス経路５．６を経
て等しく分割される。ソリトンは２つの分校の各々を伝
播する。分岐５カ・ら来た１つのソＩＪ トンは被検査
装置７に至る。分岐６から来た池のソＩＪ トンはプロ
グラム可能遅延回路８を経て分岐したソＩＪ トン・デ
バイス９．１０．１１．１２及び１４に伝播する。信号
線１５土の（被検査装置７からの）信号は信号線１６上
のバイアスに打ち勝ち、ノリトンが出力デバイス１７全
付勢する裏金可能にするようにソリトン分岐１４全付勢
する。一方、信号線１５土の信号が信号線１６土のバイ
アスよりも小づければ、ノリトンは抵抗１３で消滅する
。
較的長い立ち上シ時間を有する外部トリガによって、非
常に狭いテスト−ゲート・トリガ信号及びサンプリング
・パルス（１ｐｓ 程度以下の幅を持つ）が同時に発
生でれる。チップ上にプログラム可能な遅延回路を付加
する事は、認め得る程度のジッタを伴なう事なく高分解
能のサンプリングを行なう裏金可能にする。クロストー
クに伴なう問題は、外部トリガに対して長い立ち上シ時
間を許す事Ｕでよって軽減σルるー 〔艮好な実施レリの説明〕 第１図（ｄ本発明の実施例の概略図である。入力）−ド
１は外部ソースからの入力であり、ソリトンを発生させ
る。ソＩＪ トン（こ扛については後の節でより具体的
に説明する）は機構１〜１６を伝播し出力デバイス１７
に匍制御信号を与えるエネルギー波動であると考えても
よい。ノリトンは長いジョセフノン接合２を伝播し、抵
抗６．４及び名分岐ソリトン・デバイス経路５．６を経
て等しく分割される。ソリトンは２つの分校の各々を伝
播する。分岐５カ・ら来た１つのソＩＪ トンは被検査
装置７に至る。分岐６から来た池のソＩＪ トンはプロ
グラム可能遅延回路８を経て分岐したソＩＪ トン・デ
バイス９．１０．１１．１２及び１４に伝播する。信号
線１５土の（被検査装置７からの）信号は信号線１６上
のバイアスに打ち勝ち、ノリトンが出力デバイス１７全
付勢する裏金可能にするようにソリトン分岐１４全付勢
する。一方、信号線１５土の信号が信号線１６土のバイ
アスよりも小づければ、ノリトンは抵抗１３で消滅する
。
サイン・ゴルドン方程式として知られている偏微分方程
式は、孤立波と呼ばれるものをその解の中に含んでいる
。それらの波動は、その方程式が記述している媒質の非
線型性により、形状に基本的変化を伴なう事なく伝播す
る８ノリトンとは、ある灸件の下で同一性を失なう事な
く相互に透過し得る粒子状の波束全表わすそれらの解で
ある。
式は、孤立波と呼ばれるものをその解の中に含んでいる
。それらの波動は、その方程式が記述している媒質の非
線型性により、形状に基本的変化を伴なう事なく伝播す
る８ノリトンとは、ある灸件の下で同一性を失なう事な
く相互に透過し得る粒子状の波束全表わすそれらの解で
ある。
長いジョセフノン接合における波動伝播全記述する方程
式は摂動付サイン・ゴルドン方程式である。ソリトン解
は、ジョセフソン・トンネル電流によって加速される磁
気的な渦叩ちフラクノンの運動を表わす。これらの（及
び池の任意の型の）サイン・ゴルドン・ソリトンの運動
は、フラクノンが加速されるにつれてそれらの孕間的幅
が狭くなるという点で特殊相対論的法則に従う。従って
その時、励起に伴なう電圧パルスは大きくなる。
式は摂動付サイン・ゴルドン方程式である。ソリトン解
は、ジョセフソン・トンネル電流によって加速される磁
気的な渦叩ちフラクノンの運動を表わす。これらの（及
び池の任意の型の）サイン・ゴルドン・ソリトンの運動
は、フラクノンが加速されるにつれてそれらの孕間的幅
が狭くなるという点で特殊相対論的法則に従う。従って
その時、励起に伴なう電圧パルスは大きくなる。
非相対論的速度で移動しているジョセフソン・ノリトン
は約２πλＪの幅を持つ。但し２．１はいわゆるジョセ
フノン侵入深さである。数ｋＡ／ｃｒｎ のｉＷ流密
度及び光速の約００２倍の接合伝送線速度を有するジョ
セフソン接合の特性は、約ピコ秒程度の幅のノ’Ｊ ト
ン電圧パルスを生じる。接合を伝わる間の相対論的加速
によるパルスの挟まりは、ピコ秒以下の領域に入る可能
性も生じきせる。
は約２πλＪの幅を持つ。但し２．１はいわゆるジョセ
フノン侵入深さである。数ｋＡ／ｃｒｎ のｉＷ流密
度及び光速の約００２倍の接合伝送線速度を有するジョ
セフソン接合の特性は、約ピコ秒程度の幅のノ’Ｊ ト
ン電圧パルスを生じる。接合を伝わる間の相対論的加速
によるパルスの挟まりは、ピコ秒以下の領域に入る可能
性も生じきせる。
長いジョセフソン接合２はジョセフノン侵入深さの２倍
よりも大きな長さ゛を有する。従ってそれはソリトン全
発生し、ソリトンは抵抗３及び４で同時に消滅して、分
岐形接合のも分枝５及び乙にノリトン金生じさせる。前
方へのソリトン伝播のみを保証するためにこれらのも分
枝にはｄｃバイアス電流が供給される。分枝６のソリト
ンはノリトン遅延回路８で遅延さ几１次に別の分岐形ノ
リトン・デバイスを含む比較器９〜１６に送られる。
よりも大きな長さ゛を有する。従ってそれはソリトン全
発生し、ソリトンは抵抗３及び４で同時に消滅して、分
岐形接合のも分枝５及び乙にノリトン金生じさせる。前
方へのソリトン伝播のみを保証するためにこれらのも分
枝にはｄｃバイアス電流が供給される。分枝６のソリト
ンはノリトン遅延回路８で遅延さ几１次に別の分岐形ノ
リトン・デバイスを含む比較器９〜１６に送られる。
分枝５のノリトンは被検査装置７をトリガするために使
われる。装＃７からの出力は４＠１５上の制御信号とし
て比較器に供給される。もう１つの制御信号は導線１６
上のｄｃバイアス信号である。
われる。装＃７からの出力は４＠１５上の制御信号とし
て比較器に供給される。もう１つの制御信号は導線１６
上のｄｃバイアス信号である。
導＠１５及び１６上の信号の和は、サンプリング・ソリ
トンが検出器ゲート１７の出力における電圧パルスに変
換されるか又はサンプリング・ソリトンが抵抗１３で消
滅するか全央足する。
トンが検出器ゲート１７の出力における電圧パルスに変
換されるか又はサンプリング・ソリトンが抵抗１３で消
滅するか全央足する。
出力デバイス１７における検出されたパルスの／′７Ｔ
足の部分を維持するためにフィードバックを用いてもよ
い。
足の部分を維持するためにフィードバックを用いてもよ
い。
チップ上の遅延回路８は多くの形態ヲ叡り得る。
１つの方Ｅは第２図に示されている。入カッｌ） トン
は分岐形接合の配ダリ体の入力６に供給てれる８例えば
時間増分Δの２５５倍までのｌ−ｆ意の遅延時間が望ま
れるならば、Δのほぼ整数倍の時間遅延を有する接合８
ｎ〜８７の８ビツトの配列体が必要である。最小の遅延
は８δ、最大の遅延は２５５Δ十８δである。但しδ（
Δである。２進カウンタ８１０は、ソリトンに関する適
切な経路を決足する入力Ｃ１、Ｃ２、・・・・・・Ｃ８
を制御する。
は分岐形接合の配ダリ体の入力６に供給てれる８例えば
時間増分Δの２５５倍までのｌ−ｆ意の遅延時間が望ま
れるならば、Δのほぼ整数倍の時間遅延を有する接合８
ｎ〜８７の８ビツトの配列体が必要である。最小の遅延
は８δ、最大の遅延は２５５Δ十８δである。但しδ（
Δである。２進カウンタ８１０は、ソリトンに関する適
切な経路を決足する入力Ｃ１、Ｃ２、・・・・・・Ｃ８
を制御する。
信号の逆方向の伝播は、第１図に示す信号＠１６と同様
のバイアス線及び抵抗ろ、４に類似の抵抗によって阻止
される。ソＩＪ トンは最終的には比較器の分岐ソｌ）
）ン入力９に送られる、そのような遅延線の単一段か
らの出力パルスの７ミユレーシヨンが第５図に記載され
ている。
のバイアス線及び抵抗ろ、４に類似の抵抗によって阻止
される。ソＩＪ トンは最終的には比較器の分岐ソｌ）
）ン入力９に送られる、そのような遅延線の単一段か
らの出力パルスの７ミユレーシヨンが第５図に記載され
ている。
全てのソリトン保持接合にはｄｃバイアスが印加されな
ければならない。これは直接注入されるｒ「流又は磁気
的に銹導芒れる循環電流のいずれかによって達成される
。
ければならない。これは直接注入されるｒ「流又は磁気
的に銹導芒れる循環電流のいずれかによって達成される
。
この装置の最終的な分解能は、検出された電圧パルスの
幅によって制限される。これは第３図に示すように、約
１ｐＢ である。（通常の超伝導デバイスにおける信
号と対照的に、分散なしに伝播する）ソＩＪ トンの性
質は、信号がパルス発生器、遅延接合又は比較器接合に
おいて変形しない事を保証する・ クロス・トークに付随する問題は、やるゆかに立ち上る
トリガ・パルスを用いる事が可能な事により回避される
。ジッタはチップ上の遅延回路を用いる方式により最小
限に保た几る。
幅によって制限される。これは第３図に示すように、約
１ｐＢ である。（通常の超伝導デバイスにおける信
号と対照的に、分散なしに伝播する）ソＩＪ トンの性
質は、信号がパルス発生器、遅延接合又は比較器接合に
おいて変形しない事を保証する・ クロス・トークに付随する問題は、やるゆかに立ち上る
トリガ・パルスを用いる事が可能な事により回避される
。ジッタはチップ上の遅延回路を用いる方式により最小
限に保た几る。
ジョセフソン接合がソリトンを発生し伝播させるために
使用されたが、サンプラーに用いられる弧立波の現象は
超伝導に駆足されるものではなく、また本来ジョセフソ
ンによって予想さｆ′した現象に含まれるものでもない
。
使用されたが、サンプラーに用いられる弧立波の現象は
超伝導に駆足されるものではなく、また本来ジョセフソ
ンによって予想さｆ′した現象に含まれるものでもない
。
第１図は本発明の実施レリの概略図、第２図は実施列中
のプログラム可能遅延回路の図、第６図は遅延回路の動
作波形の図である。 ２．９・・・・ジョセフソン接合、３．４．１０．１１
．１３・・・・抵抗、５．６．１２．１４・・・・分岐
ジョセフソン接合、８・・・・遅延回路、１５・・・・
被検査装置からの信号を印加する信号線、１６・・・・
バイアス印加用信号線、１７・・・・検ｍゲート。
のプログラム可能遅延回路の図、第６図は遅延回路の動
作波形の図である。 ２．９・・・・ジョセフソン接合、３．４．１０．１１
．１３・・・・抵抗、５．６．１２．１４・・・・分岐
ジョセフソン接合、８・・・・遅延回路、１５・・・・
被検査装置からの信号を印加する信号線、１６・・・・
バイアス印加用信号線、１７・・・・検ｍゲート。
Claims (1)
- 【特許請求の範囲】 第１のソリトン出力ノード及び第２のソリトン出力ノー
ドを有するソリトン発生器と、テスト信号ノードにテス
ト信置を与えるために上記ノリトン発生器の上記第１の
出力ノードに被検査装置を接続するテスト手段と、 第１の出力ノード及び第２の出力ノードを有するソリト
ン比較器並びにプログラム可能遅延回路を含み、上記ソ
ＩＪ トン発生器の上記第２の出力ノードに接続された
時間測定手段と、 上記時間測定手段の上記第２の出力ノードに接続さｎた
検出手段と、 上記テスト信号ノードに接続され、且つ上記ソリトン比
較器を制御するように接続されたテスト制御手段と、 上記ソリトン比較器を制御するように接続されたサンプ
リング制御手段とを備えたサンプリング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/417,818 US4533840A (en) | 1982-09-13 | 1982-09-13 | Soliton sampler |
| US417818 | 1982-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961084A true JPS5961084A (ja) | 1984-04-07 |
| JPS606115B2 JPS606115B2 (ja) | 1985-02-15 |
Family
ID=23655508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58064651A Expired JPS606115B2 (ja) | 1982-09-13 | 1983-04-14 | サンプリング回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4533840A (ja) |
| EP (1) | EP0103670B1 (ja) |
| JP (1) | JPS606115B2 (ja) |
| CA (1) | CA1197290A (ja) |
| DE (1) | DE3362382D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183192A (ja) * | 1986-02-06 | 1987-08-11 | Nec Corp | ソリトン・カツプラ |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866302A (en) * | 1986-09-26 | 1989-09-12 | Hypres, Incorporated | Time domain reflectometer |
| US4789794A (en) * | 1986-09-26 | 1988-12-06 | Hypres Incorporated | Time domain reflectometer |
| US4812689A (en) * | 1987-08-28 | 1989-03-14 | Hypres, Inc. | Incremental time delay generator |
| US4814598A (en) * | 1987-09-03 | 1989-03-21 | Hypres, Inc. | Optical wavelength analyzer and image processing system utilizing Josephson junctions |
| US4926067A (en) * | 1987-09-28 | 1990-05-15 | Hypres, Inc. | Integrated superconducting sampling oscilloscope |
| US4823026A (en) * | 1987-09-28 | 1989-04-18 | Hypres, Inc. | Apparatus and method for measurement of a signal with a sampler |
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| US10222416B1 (en) | 2015-04-14 | 2019-03-05 | Hypres, Inc. | System and method for array diagnostics in superconducting integrated circuit |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CA1197290A (en) | 1985-11-26 |
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