JPS5961315A - 多チヤンネルスイツチ回路 - Google Patents
多チヤンネルスイツチ回路Info
- Publication number
- JPS5961315A JPS5961315A JP17122782A JP17122782A JPS5961315A JP S5961315 A JPS5961315 A JP S5961315A JP 17122782 A JP17122782 A JP 17122782A JP 17122782 A JP17122782 A JP 17122782A JP S5961315 A JPS5961315 A JP S5961315A
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- JP
- Japan
- Prior art keywords
- switch
- fet
- fets
- control signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明はマイクし１波周波数弗域で使用可能なＩＣ化、
高速、超広帯域の緒特性を有する電界すＪ果トランジス
タによる′１゛形スイッチを単位としたマトリックスス
イッチになる多チヤンネルスイッチ回路に関する。
高速、超広帯域の緒特性を有する電界すＪ果トランジス
タによる′１゛形スイッチを単位としたマトリックスス
イッチになる多チヤンネルスイッチ回路に関する。
ｆｂｌ 従来技術と問題点
従来マイクし１波周波数帯域で使用されるスイッチには
同軸スイッチが主として用いられらているが、該同軸ス
イッチはその制御に大電力を必要とするゲ「点があり、
またスイッチング速度が遅く。
同軸スイッチが主として用いられらているが、該同軸ス
イッチはその制御に大電力を必要とするゲ「点があり、
またスイッチング速度が遅く。
構造が人形なのでマトリックススイッチを構成して高速
な伝送速度を有するネットワーク等で使用する多チヤン
ネルスイッチ回路には適さないもので あ っ ）こ。
な伝送速度を有するネットワーク等で使用する多チヤン
ネルスイッチ回路には適さないもので あ っ ）こ。
また、高速ロジックを使用したスイッチが開発されつ−
うあるが、スイッチングの制御に使用される消費電力が
大きくアナログ回路系に使用できない欠点がある。
うあるが、スイッチングの制御に使用される消費電力が
大きくアナログ回路系に使用できない欠点がある。
このため、使用周波数帯域が広帯域であり、ス・イソヂ
ング時間が高速であり、制御に使用される電力が少なく
、ＩＣ化が可能な多チヤンネルスイッチ回路が要望され
ている。
ング時間が高速であり、制御に使用される電力が少なく
、ＩＣ化が可能な多チヤンネルスイッチ回路が要望され
ている。
（Ｃ１発明の目的
本発明は」−記の欠点に鑑みてこれを解決するために、
広帯域周波数特性のＦＥＴを使用して使用周波数帯域を
広帯域化し、スイッチング特性が高速化し、制御電力が
少なく且つＰ ＩＦ、’Ｉ’の素子数の少なく、更に７
トリンクススイソチの構成が可能でＴＣ化に適した新規
な電界効果ｉ・ランジスタを用いた′１゛形スイソヂを
構成素子にした多チヤンネル回路を提供することを目的
とする。
広帯域周波数特性のＦＥＴを使用して使用周波数帯域を
広帯域化し、スイッチング特性が高速化し、制御電力が
少なく且つＰ ＩＦ、’Ｉ’の素子数の少なく、更に７
トリンクススイソチの構成が可能でＴＣ化に適した新規
な電界効果ｉ・ランジスタを用いた′１゛形スイソヂを
構成素子にした多チヤンネル回路を提供することを目的
とする。
叶）発明の構成
本発明は」−１記の目的を達成するために、第１及び第
２電界効果トランジ゛スタを入出力端子に幻し直列接続
し、該第１及び第２電界効果１ヘランジスタの中間の接
続点に第３電界効果トランジスタを入出力端子に対し並
列接続して′Ｉ゛形スイッチを構成し、該′ｌ゛形スイ
ッチを単位スイッチ素子としてツー・リソクススイソチ
を構成したことを特徴とする。
２電界効果トランジ゛スタを入出力端子に幻し直列接続
し、該第１及び第２電界効果１ヘランジスタの中間の接
続点に第３電界効果トランジスタを入出力端子に対し並
列接続して′Ｉ゛形スイッチを構成し、該′ｌ゛形スイ
ッチを単位スイッチ素子としてツー・リソクススイソチ
を構成したことを特徴とする。
（ｅｌ 発明の実施例
以下２本発明を図面に基づいて説明する第１図は本発明
の詳細な説明する図で、電界効果１−ランジスタ（以下
Ｆ Ｅ Ｔとも記す）を用いた′Ｆ形ス・インチを示す
。
の詳細な説明する図で、電界効果１−ランジスタ（以下
Ｆ Ｅ Ｔとも記す）を用いた′Ｆ形ス・インチを示す
。
第１図において、第１ＦＣＴＩ、第２ Ｆ Ｉｕ Ｔ
２を入出力端子３，４に対し直列接続にし、その中間の
接続点５に第３ Ｆ Ｅ ｉ’ ６を入出力端子３．４
に対し並列になる如く接続し、第１及び第２ Ｆ ＩＥ
Ｔｌ、２の夫々ゲート７．８を接続して１ＭＡ１子１１
主１１一の制御信号９を入力して同時に動作さ−Ｕ。
２を入出力端子３，４に対し直列接続にし、その中間の
接続点５に第３ Ｆ Ｅ ｉ’ ６を入出力端子３．４
に対し並列になる如く接続し、第１及び第２ Ｆ ＩＥ
Ｔｌ、２の夫々ゲート７．８を接続して１ＭＡ１子１１
主１１一の制御信号９を入力して同時に動作さ−Ｕ。
第３ Ｆ Ｅ”］’ ６のゲート１０には前者の符号に
対して逆レベルの符号の制御信号を端子１２により入力
して′Ｉ゛形スイッチを構成する。即ち、第１及び第２
ＦＥ’Ｆ１．２のゲート７、ＩＯの入力端子１１よりパ
１”レベル制御信号を入力して第１及び第２ＦＥＴｌ、
２を導通（ＯＮ）にする。この時第３ Ｆ ＩＥ Ｔ
６ ノ）ｊ’ −） ニは端子１２より” ｏ”レベル
の制御信冒が人力されて第３ ＦＩＥ ′Ｆ６は不導ｉ
［）路（ＯＦ＋”）になる。この様に制御信号” ｌ”
レベルに刻し、第１ＦＥＴｌ、第２ Ｆ Ｅ ′ＶがＯ
Ｎし、第３ Ｆ ＩＥ ′Ｉ”はＯＦ Ｆ状態になる。
対して逆レベルの符号の制御信号を端子１２により入力
して′Ｉ゛形スイッチを構成する。即ち、第１及び第２
ＦＥ’Ｆ１．２のゲート７、ＩＯの入力端子１１よりパ
１”レベル制御信号を入力して第１及び第２ＦＥＴｌ、
２を導通（ＯＮ）にする。この時第３ Ｆ ＩＥ Ｔ
６ ノ）ｊ’ −） ニは端子１２より” ｏ”レベル
の制御信冒が人力されて第３ ＦＩＥ ′Ｆ６は不導ｉ
［）路（ＯＦ＋”）になる。この様に制御信号” ｌ”
レベルに刻し、第１ＦＥＴｌ、第２ Ｆ Ｅ ′ＶがＯ
Ｎし、第３ Ｆ ＩＥ ′Ｉ”はＯＦ Ｆ状態になる。
また制御漬汁“０“レー＼ルに対し、第１ Ｆ ｒ？、
ｉ’ ｌ 、第２ Ｆ ＩＥ′Ｉ゛２は０ＦＦＩ、、第
３ＦＥＴはＯＮする。コノＯＦ Ｆの時、第３ Ｆ Ｉ
Ｅ ’Ｆ６はショート状態になるが。
ｉ’ ｌ 、第２ Ｆ ＩＥ′Ｉ゛２は０ＦＦＩ、、第
３ＦＥＴはＯＮする。コノＯＦ Ｆの時、第３ Ｆ Ｉ
Ｅ ’Ｆ６はショート状態になるが。
第１ Ｆ ＩＥ ｌ’ Ｉ 、第２ Ｆ Ｅ Ｔ ２が
ＯＦ Ｉｉ状態になるので、このショート状態による負
荷（ＩＩ＋への影響が防止できる。またＯＮ、ＯＦ＋”
時における第１ＦＬ１．ＴＩ、第２ＦＥＴ２と第３ＦＥ
Ｔ６との損失比を大きくとれる。
ＯＦ Ｉｉ状態になるので、このショート状態による負
荷（ＩＩ＋への影響が防止できる。またＯＮ、ＯＦ＋”
時における第１ＦＬ１．ＴＩ、第２ＦＥＴ２と第３ＦＥ
Ｔ６との損失比を大きくとれる。
上記の′Ｉ゛形スイソヂに使用されているＦ ＩＢ Ｔ
はゲーＩ・に印加される制御電圧を０ポル１〜からピン
チオフ（Ｖｐ）まで変化させることでＦＥＴのチャン不
ルニ１ンダクタンスが数百ミリモーから数マイクロモー
まで変化し、この変化した値をスイツチングに利用する
。
はゲーＩ・に印加される制御電圧を０ポル１〜からピン
チオフ（Ｖｐ）まで変化させることでＦＥＴのチャン不
ルニ１ンダクタンスが数百ミリモーから数マイクロモー
まで変化し、この変化した値をスイツチングに利用する
。
］゛形スイソヂの直列の第１．第２Ｆ［Ｅ′ｒ”ｌ、２
に対し、中間点５にて入出力端子３，４に並列接続され
た第３ Ｆ Ｅｉ’ ６が入出力端子３．４にりｊし対
称な位置にあるのでＦ ＬＦ、ｉ’のＯＮ、ＯＦＦ時に
おいて他のスイッチ素子に漏話的妨害を与えることが殆
どない。
に対し、中間点５にて入出力端子３，４に並列接続され
た第３ Ｆ Ｅｉ’ ６が入出力端子３．４にりｊし対
称な位置にあるのでＦ ＬＦ、ｉ’のＯＮ、ＯＦＦ時に
おいて他のスイッチ素子に漏話的妨害を与えることが殆
どない。
第２図は本発明に係わるＴ形スイノヂの基本回路で、こ
のスイッチの通過ｔ８失は負荷抵抗Ｒ１，によって決定
される。
のスイッチの通過ｔ８失は負荷抵抗Ｒ１，によって決定
される。
第２図において、第１図と同一番月は１〜１２は第１図
と同一機能の同部月を示すならば、第２図において入力
信号Ｖｉｎは入力端子３より入力される。この場合、第
１ＦＥ’Ｔ”１．第２ Ｆ Ｂ ’Ｆ２は制御漬汁入力
端子１１より入力された制御信号でＯＮ状態ニあり、第
３ Ｆ Ｅ ｉ” ６はＯＦ Ｆ状態にあるものとする
。
と同一機能の同部月を示すならば、第２図において入力
信号Ｖｉｎは入力端子３より入力される。この場合、第
１ＦＥ’Ｔ”１．第２ Ｆ Ｂ ’Ｆ２は制御漬汁入力
端子１１より入力された制御信号でＯＮ状態ニあり、第
３ Ｆ Ｅ ｉ” ６はＯＦ Ｆ状態にあるものとする
。
人力漬汁■ｉｎはＦＥ′Ｆ１．ＦＥＴ２を通過して出力
端子４を経て負荷（ＲＬ）１３に入力される。
端子４を経て負荷（ＲＬ）１３に入力される。
この時の入力インピーダンスＺｉｎをＺ ｉｒ＋＃ Ｒ
Ｌとし、第３ Ｆ ＩＥ ’Ｖ６のＯＦＦのインピーダ
ンスを無限大として、ＯＮ状態の第１及び第２ Ｆ Ｅ
ｉ”の未飽和時のインピーダンスをＴとすれば、′１
゛形スイッチの挿入１員失りは次式で表示される。
Ｌとし、第３ Ｆ ＩＥ ’Ｖ６のＯＦＦのインピーダ
ンスを無限大として、ＯＮ状態の第１及び第２ Ｆ Ｅ
ｉ”の未飽和時のインピーダンスをＴとすれば、′１
゛形スイッチの挿入１員失りは次式で表示される。
Ｌ＝２０ ｌｏｇ（（Ｖｉｎ／２ＲＬ）／ （Ｖｉｎ
／ （２ＲＬ４−２ ｒ） ｌ ）＝２０ ｌｏｇ（
１＋Ｔ／ＲＬ） となる。ここでＦ Ｅ ｉ’のＯＮの時（未飽和時の抵
抗）Ｔがほぼ一定値であれば負ｆ７抵抗ＲＬによって′
１゛形スイノヂの挿入ｉｎ失が決定される。
／ （２ＲＬ４−２ ｒ） ｌ ）＝２０ ｌｏｇ（
１＋Ｔ／ＲＬ） となる。ここでＦ Ｅ ｉ’のＯＮの時（未飽和時の抵
抗）Ｔがほぼ一定値であれば負ｆ７抵抗ＲＬによって′
１゛形スイノヂの挿入ｉｎ失が決定される。
第３図は本発明の原理（第１図、第２図で説明した内容
）を適用した実施例を示す。
）を適用した実施例を示す。
第３図に示すマトリックススインチは、第２図に示した
Ｆ Ｆ、Ｔスイッチをマトリックス構成にしたものであ
る。該７トリソクス構成のスイッチは。
Ｆ Ｆ、Ｔスイッチをマトリックス構成にしたものであ
る。該７トリソクス構成のスイッチは。
説明の都合」−４チヤンネル×４ヂヤンネル（以下Ｃ１
ｆとも記す）の多ヂャンネルスイソチ回路について説明
する。
ｆとも記す）の多ヂャンネルスイソチ回路について説明
する。
同図のＦ）ＥＴ′？ｌ・リソクスの構成において、各Ｃ
１ｌに対応した入力端子１４−１．１４−２．］４−３
．１４−４をＣｌ１ｌ、 Ｃ１１２，ＣＩ（３，Ｃ１１
４で表し、夫々のチャンネルに対応した出力端子１５−
１． １５−２． １５−３． １５−４をＣｌ１ｌ、
Ｃ１１２，Ｃｆｌ３．Ｃｆｌ４で示す。
１ｌに対応した入力端子１４−１．１４−２．］４−３
．１４−４をＣｌ１ｌ、 Ｃ１１２，ＣＩ（３，Ｃ１１
４で表し、夫々のチャンネルに対応した出力端子１５−
１． １５−２． １５−３． １５−４をＣｌ１ｌ、
Ｃ１１２，Ｃｆｌ３．Ｃｆｌ４で示す。
横行の第１行Ｆ Ｅ ’ｒを１６−１．．１７−１．１
８−１．１９−１とし縦列の第１列のＦＥ′ｒを１６−
１．１６−２．１６−３．１６−４とし第２列を１７−
１．１７−２．１７−３．１７−４とし第３列を１８−
１．１８−２．１８−３．１８−４とし、第４列を１９
−１．１９−２．１９−３．１９−４とする。
８−１．１９−１とし縦列の第１列のＦＥ′ｒを１６−
１．１６−２．１６−３．１６−４とし第２列を１７−
１．１７−２．１７−３．１７−４とし第３列を１８−
１．１８−２．１８−３．１８−４とし、第４列を１９
−１．１９−２．１９−３．１９−４とする。
以上の入力側のＦ ＥＴは第１図に示したＴ形スインチ
の第１ＦＥＴに相当するもので第１図の第２ＦＥＴに対
応するＦ Ｅ Ｔは出力側の各Ｃｆ対し。
の第１ＦＥＴに相当するもので第１図の第２ＦＥＴに対
応するＦ Ｅ Ｔは出力側の各Ｃｆ対し。
ＦＩＥＴ２０−１．２（１２，２０−３，２０−４であ
り、第１図の第３ Ｆ Ｅ ’Ｆに相当する各ＣＩ＋に
対しｉｐ、するＦ Ｅ Ｔは２１−１．２１−２．２１
−３゜２１−４となっている。
り、第１図の第３ Ｆ Ｅ ’Ｆに相当する各ＣＩ＋に
対しｉｐ、するＦ Ｅ Ｔは２１−１．２１−２．２１
−３゜２１−４となっている。
以上の４ ＣＩｔ ｘ ４ ＣＩＩスイッチに使用され
る７トリノクスのＦ ＩＥ ｉ’数は４×４−１４＋４
＝２４ケである。これに対し、前記のＴ形スイッチを中
位スイッチとして従来のマトリックススイッチを構成す
るとＦ ＩＥ ′ｒ〕数は４ＣＬＩｘ４ＣＩＩ＝１６，
１６Ｘ３＝４８ケとなり１本発明によればマトリックス
ス・インチに使用されるＦＥ’ｒの数は約２になる利点
がある。
る７トリノクスのＦ ＩＥ ｉ’数は４×４−１４＋４
＝２４ケである。これに対し、前記のＴ形スイッチを中
位スイッチとして従来のマトリックススイッチを構成す
るとＦ ＩＥ ′ｒ〕数は４ＣＬＩｘ４ＣＩＩ＝１６，
１６Ｘ３＝４８ケとなり１本発明によればマトリックス
ス・インチに使用されるＦＥ’ｒの数は約２になる利点
がある。
（「）発明のりノ果
以」三木説明によれば、広（（）域周波数特性のＦＥ１
’を使用し′ζいるので周波数特性がよ（、ＦＦ、Ｔを
１−！用しているので制信号の消費電力が少なく。
’を使用し′ζいるので周波数特性がよ（、ＦＦ、Ｔを
１−！用しているので制信号の消費電力が少なく。
また周波数特性がよいのでアナしＩり、デジタル両方の
スイッチ回路に適用できる。出力側に用いられる直列接
続されるＦ Ｅ ’］”数、及び並列接続されるＦ Ｅ
ｌ”の数は何れも出力側のチャンネル数に対応してい
るので一ントリノクススイソチのＦ Ｅ ′ｌ”の数を
減小させることが出来る素子がＦＥＴで構成されている
のでＩＣ化に適している利点を有する。
スイッチ回路に適用できる。出力側に用いられる直列接
続されるＦ Ｅ ’］”数、及び並列接続されるＦ Ｅ
ｌ”の数は何れも出力側のチャンネル数に対応してい
るので一ントリノクススイソチのＦ Ｅ ′ｌ”の数を
減小させることが出来る素子がＦＥＴで構成されている
のでＩＣ化に適している利点を有する。
第１図は本発明の詳細な説明するための図、第２図は本
発明の基本回路、第３図は本発明の実施例を示す。 図中、１は第１ＦＥＴ、２は第２ＦＥＴ、３は入力端子
、４は出力端子、５は接続点、６は第３ＦＥＴ、７．８
．１０はゲート、９は制御（ｄす。 １１．１２は制御信号の入力端子、１３は負荷抵抗、１
４−１．１４−２．１４−３．１４−４はＣ１ｌの入力
端子、 １５−１． ｌ ５−２． １５−３゜ｌ
５−４はＣｆｌの出力端子、１６−１〜１６−４゜１７
−１〜４．１８−１〜１Ｂ−４，１９−１〜１９−４は
直列素子のＦＥＴ、２０−１〜２〇−４は出力端子に接
続される直列素子のＦＩＥＴ、２１−１〜２１〜４は並
列素子のＦＥＴ。 蔦 １ 図 見２ 図
発明の基本回路、第３図は本発明の実施例を示す。 図中、１は第１ＦＥＴ、２は第２ＦＥＴ、３は入力端子
、４は出力端子、５は接続点、６は第３ＦＥＴ、７．８
．１０はゲート、９は制御（ｄす。 １１．１２は制御信号の入力端子、１３は負荷抵抗、１
４−１．１４−２．１４−３．１４−４はＣ１ｌの入力
端子、 １５−１． ｌ ５−２． １５−３゜ｌ
５−４はＣｆｌの出力端子、１６−１〜１６−４゜１７
−１〜４．１８−１〜１Ｂ−４，１９−１〜１９−４は
直列素子のＦＥＴ、２０−１〜２〇−４は出力端子に接
続される直列素子のＦＩＥＴ、２１−１〜２１〜４は並
列素子のＦＥＴ。 蔦 １ 図 見２ 図
Claims (1)
- 第１及び第２電界効果ｌ・ランシスタを入出力端子に対
し直列接続し、該第１及び第２電界効里トランジスタの
中間の接続点に第３電界効果トランジスタを人出力αｇ
＋子に対し並列接続して′１゛形スイッチを構成し、該
′Ｖ形スイッチを中位スイッチ素子としてマトリックス
スイッチを構成したことを特徴とする多チヤンネルスイ
ッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17122782A JPS5961315A (ja) | 1982-09-30 | 1982-09-30 | 多チヤンネルスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17122782A JPS5961315A (ja) | 1982-09-30 | 1982-09-30 | 多チヤンネルスイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961315A true JPS5961315A (ja) | 1984-04-07 |
Family
ID=15919397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17122782A Pending JPS5961315A (ja) | 1982-09-30 | 1982-09-30 | 多チヤンネルスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961315A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4998101A (en) * | 1988-08-08 | 1991-03-05 | Siemens Aktiengesellschaft | Broadband signal switching matrix network |
| US5635745A (en) * | 1994-09-08 | 1997-06-03 | National Semiconductor Corporation | Analog multiplexer cell for mixed digital and analog signal inputs |
| WO2000040040A1 (en) * | 1998-12-28 | 2000-07-06 | Sun Microsystems, Inc. | High-speed switching network using t-switches |
-
1982
- 1982-09-30 JP JP17122782A patent/JPS5961315A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4998101A (en) * | 1988-08-08 | 1991-03-05 | Siemens Aktiengesellschaft | Broadband signal switching matrix network |
| US5635745A (en) * | 1994-09-08 | 1997-06-03 | National Semiconductor Corporation | Analog multiplexer cell for mixed digital and analog signal inputs |
| US5639680A (en) * | 1994-09-08 | 1997-06-17 | National Semiconductor Corporation | Method of making analog multiplexer cell for mixed digital and analog signal inputs |
| WO2000040040A1 (en) * | 1998-12-28 | 2000-07-06 | Sun Microsystems, Inc. | High-speed switching network using t-switches |
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