JPS5961957A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5961957A JPS5961957A JP57172161A JP17216182A JPS5961957A JP S5961957 A JPS5961957 A JP S5961957A JP 57172161 A JP57172161 A JP 57172161A JP 17216182 A JP17216182 A JP 17216182A JP S5961957 A JPS5961957 A JP S5961957A
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- JP
- Japan
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- surface layer
- word line
- conductivity type
- potential
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はテーパー・アイソレーテッドＲＡＭ（Ｔａｐｅ
ｒ ｌ５ｏｌａｔｅｄ Ｒａｎｄｏｍ ＡｃｃｅｓＳＭ
ｅｍｏｒｙ）に関し、特にそのデータの書込み方法に関
する。
ｒ ｌ５ｏｌａｔｅｄ Ｒａｎｄｏｍ ＡｃｃｅｓＳＭ
ｅｍｏｒｙ）に関し、特にそのデータの書込み方法に関
する。
（２）技術の背景
テーパー・アイソレーテッド（以下単にＴＩ とも略称
する）メモリセルは、１トランジスター１キヤパシタの
形式を採りながら、実際には旧来の１トランジスタ型セ
ルの如き電極対向形のキャパシタなしにメモリセルを構
成するものであり、例えば■１９７９ ＩＥＦＪ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ ５ｏｌｌｄ−８ｔａｔｅ Ｃ
１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ：ｌ５ＳＣＣ７
９／ＷＥＤＮＥＳＤＡＹ、ＦＥＢＲＵＡＲＹ １４ 、
１９７９／ＧＲＡＮＤＢＡＬＬＲＯＯＭ／１１ ：４５
Ａ、 Ｍ、 、 Ｐ、 ２２ 、２３ あるいは■
Ｕ、Ｓ、ＰａｔｅｎｔＪ、４，２９１，３９１において
公知になっている。このＴＩメモリセルは大ｊ（Ｕ （
ｊｔのキャパシタを必要としないことから、高集積・大
容量のメモリとして期待される。然しなから未だ十分な
検討がなされておらず、製品化までには種々改良すべき
点も多い。本発明もそのｌ改良案について言及するもの
である。
する）メモリセルは、１トランジスター１キヤパシタの
形式を採りながら、実際には旧来の１トランジスタ型セ
ルの如き電極対向形のキャパシタなしにメモリセルを構
成するものであり、例えば■１９７９ ＩＥＦＪ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ ５ｏｌｌｄ−８ｔａｔｅ Ｃ
１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ：ｌ５ＳＣＣ７
９／ＷＥＤＮＥＳＤＡＹ、ＦＥＢＲＵＡＲＹ １４ 、
１９７９／ＧＲＡＮＤＢＡＬＬＲＯＯＭ／１１ ：４５
Ａ、 Ｍ、 、 Ｐ、 ２２ 、２３ あるいは■
Ｕ、Ｓ、ＰａｔｅｎｔＪ、４，２９１，３９１において
公知になっている。このＴＩメモリセルは大ｊ（Ｕ （
ｊｔのキャパシタを必要としないことから、高集積・大
容量のメモリとして期待される。然しなから未だ十分な
検討がなされておらず、製品化までには種々改良すべき
点も多い。本発明もそのｌ改良案について言及するもの
である。
（３）従来技術と問題点
第１図はＴ ｌ−ＲＡＭの一部を採り出して示す回路図
である。本図において、靴はワード線、ＢＬはビット線
であり、これらの各交点毎にＴＩメモリセルＴＣが接続
される。このようなメモリ構成自体は一般的なメモリと
変わらない。このメモリセルＴＣはトランジスタからな
シそのダートには岩込み＃ｉ！ＷＴＬが接続される。
である。本図において、靴はワード線、ＢＬはビット線
であり、これらの各交点毎にＴＩメモリセルＴＣが接続
される。このようなメモリ構成自体は一般的なメモリと
変わらない。このメモリセルＴＣはトランジスタからな
シそのダートには岩込み＃ｉ！ＷＴＬが接続される。
第２Ａ図は第１図中の点線で囲んだ部分の具体的構成を
示す拡大平面図である。なお、全図面を通じて同一の構
成要素には同一の参照記号を付して示す。第２Ａ図にお
いて、ビット線ＢＬはＮ＋形拡散ｊ※からなシ、ワード
線ＷＬは例えばアルミ配線からなり、書込の線ＷＴＬは
例えばポリシリコンからなる。ワード線ＷＬとビット線
ＢＬが交差する部分にメモリセルＴＣをなすトランジス
タが形成され、そのソース（Ｎ＋）はコンタクト窓ｃｗ
を介してワード線ＷＬに接続する。
示す拡大平面図である。なお、全図面を通じて同一の構
成要素には同一の参照記号を付して示す。第２Ａ図にお
いて、ビット線ＢＬはＮ＋形拡散ｊ※からなシ、ワード
線ＷＬは例えばアルミ配線からなり、書込の線ＷＴＬは
例えばポリシリコンからなる。ワード線ＷＬとビット線
ＢＬが交差する部分にメモリセルＴＣをなすトランジス
タが形成され、そのソース（Ｎ＋）はコンタクト窓ｃｗ
を介してワード線ＷＬに接続する。
第２Ｂ図は第２Ａ図における２Ｂ−２Ｂ断面図、第２Ｃ
図は第２Ａ図における２Ｃ−２０断面図である。第２Ｂ
図において、ＳおよびＤは前記トランジスタのソースお
よびドレインであり、Ｎ＋形のドレインＤはピットＭＢ
Ｌと一体に形成される。
図は第２Ａ図における２Ｃ−２０断面図である。第２Ｂ
図において、ＳおよびＤは前記トランジスタのソースお
よびドレインであり、Ｎ＋形のドレインＤはピットＭＢ
Ｌと一体に形成される。
このトランジスタのダート（書込み線ＷＴＬと同じ）直
下には、絶縁層Ｉｓを介して、薄いＰ−形の表面層Ｐ−
があり、さらにその直下には薄いＮ−形の中間層Ｎ−が
ある。この中間層Ｎ−は表面層Ｐ−と基板Ｐ”に囲まれ
ていわゆる接合形（ｊｕｎｃｔｌｏｎ）ＦＥＴを形成す
る。上記の構成要素は全てＰ形の半導体基板ＳＵＢ内又
はその上方に形成される。第２Ｃ図において、ＣＣはＰ
形のチャネルカット領域であり、中間層Ｎ−を他から分
離する。
下には、絶縁層Ｉｓを介して、薄いＰ−形の表面層Ｐ−
があり、さらにその直下には薄いＮ−形の中間層Ｎ−が
ある。この中間層Ｎ−は表面層Ｐ−と基板Ｐ”に囲まれ
ていわゆる接合形（ｊｕｎｃｔｌｏｎ）ＦＥＴを形成す
る。上記の構成要素は全てＰ形の半導体基板ＳＵＢ内又
はその上方に形成される。第２Ｃ図において、ＣＣはＰ
形のチャネルカット領域であり、中間層Ｎ−を他から分
離する。
ＴＩメモリセルＴＣにおいてデータ″′１＃。
′０＃の記憶が表面層Ｐ−においてなされる。表面層Ｐ
−内にホール（ｈｏｌｅ）があればこのメモリセルＴＣ
の保持データは１０”、そのホールが無ければ”１ ”
である。このようにデータの′１＃。
−内にホール（ｈｏｌｅ）があればこのメモリセルＴＣ
の保持データは１０”、そのホールが無ければ”１ ”
である。このようにデータの′１＃。
“０”が保持されるのは、表面層Ｐ−が虻又はＮ”−形
の拡散層（Ｓ、Ｄ、Ｎ−）および絶縁層ＩＳによって完
全に包囲されているからである。そして、表面層Ｐ−内
のホールの有無に応じて、前記接合形ＦＥＴにおける中
間層Ｎ−には、ドレインＤがらソースＳへ向って流れる
電流値が異なる（データ＠０”で多、データ″１＃で少
）。ここにデータの読出しがなされる。これは読出し時
の概略動作であり、書込み時等も含め、ワードｍＷＬ、
ビット線ＢＬおよび書込み線ｗＴＬの各部の電圧条件文
ｌｄ電気的条件を下記表１に示す。
の拡散層（Ｓ、Ｄ、Ｎ−）および絶縁層ＩＳによって完
全に包囲されているからである。そして、表面層Ｐ−内
のホールの有無に応じて、前記接合形ＦＥＴにおける中
間層Ｎ−には、ドレインＤがらソースＳへ向って流れる
電流値が異なる（データ＠０”で多、データ″１＃で少
）。ここにデータの読出しがなされる。これは読出し時
の概略動作であり、書込み時等も含め、ワードｍＷＬ、
ビット線ＢＬおよび書込み線ｗＴＬの各部の電圧条件文
ｌｄ電気的条件を下記表１に示す。
表１
（ただし、ｖｃｃ、ｖｓｓは電源餉、圧、Ｈ２＆まハイ
インピーダンス、ｖＭは２ ｖ（ＩＣを示す。）第３図
は読出し、１１”１−込み、”０”書込みの一連の動作
を分り易く示す波形図であり、上記表１ｔ−図解的に表
わしたものに相当する。本図の１）欄はワード線ＷＬ、
２）欄は書込み線ＷＴＬに係るものであり、Ｒは読出し
、Ｗ″１″はデータ＠１＃の書込み、Ｗ″′０＃はデー
タ″′０”の１込みであり、その他の期間は当該ワード
線が非選択の期間（上記表１中の「保持」に相当）であ
る。
インピーダンス、ｖＭは２ ｖ（ＩＣを示す。）第３図
は読出し、１１”１−込み、”０”書込みの一連の動作
を分り易く示す波形図であり、上記表１ｔ−図解的に表
わしたものに相当する。本図の１）欄はワード線ＷＬ、
２）欄は書込み線ＷＴＬに係るものであり、Ｒは読出し
、Ｗ″１″はデータ＠１＃の書込み、Ｗ″′０＃はデー
タ″′０”の１込みであり、その他の期間は当該ワード
線が非選択の期間（上記表１中の「保持」に相当）であ
る。
本発明は主としてＴＩメモリにおける１込み方法につい
て言及するので、この畳込みについてもう少し補足する
。＠１″書込みの場合、ワード線ＷＬを”ｓｓにして先
ず選択し、次に１゛込＋線ＷＴＬをＶｃｃにして、表面
層Ｐ−からホールを放出させる（ホールの放出はデータ
″′１＃書込み）。なぜなら基板ＳＵＢはｖｓ８にある
からである。この場合、表面層Ｐ−がＰ形、中間層Ｎ−
がＮ形、基板ＳＵＢがＰ形であるから（第２Ｂ図参照）
、これらの間にＰＮＰの寄生パイＩ−ラトランノスタを
形成する。つまり表面層Ｐ−はコレクタ、中間層Ｎ−は
ペース、基板ＳＵＢはエミッタでちる。このバイポーラ
トランジスタは、“１＃書込みの状態において、ペース
がＶＢＢＣなぜなら、今ワード）ｌｊｊＷＬ（すなわち
ソースＳ）がＶＢ８だから）、エミッタがＶ８８であっ
て、コレクタ（表面層Ｐ−）がＶ。Ｃへ向って上昇する
から（ｖｃｃへ上昇する書込み線ＷＴＬとのコンデンサ
カップリングによシ）、コレクターペース接合が順方向
にバイアスされてオンする。
て言及するので、この畳込みについてもう少し補足する
。＠１″書込みの場合、ワード線ＷＬを”ｓｓにして先
ず選択し、次に１゛込＋線ＷＴＬをＶｃｃにして、表面
層Ｐ−からホールを放出させる（ホールの放出はデータ
″′１＃書込み）。なぜなら基板ＳＵＢはｖｓ８にある
からである。この場合、表面層Ｐ−がＰ形、中間層Ｎ−
がＮ形、基板ＳＵＢがＰ形であるから（第２Ｂ図参照）
、これらの間にＰＮＰの寄生パイＩ−ラトランノスタを
形成する。つまり表面層Ｐ−はコレクタ、中間層Ｎ−は
ペース、基板ＳＵＢはエミッタでちる。このバイポーラ
トランジスタは、“１＃書込みの状態において、ペース
がＶＢＢＣなぜなら、今ワード）ｌｊｊＷＬ（すなわち
ソースＳ）がＶＢ８だから）、エミッタがＶ８８であっ
て、コレクタ（表面層Ｐ−）がＶ。Ｃへ向って上昇する
から（ｖｃｃへ上昇する書込み線ＷＴＬとのコンデンサ
カップリングによシ）、コレクターペース接合が順方向
にバイアスされてオンする。
このオンによシホールは表面層Ｐ−（コレクタ）から中
間層Ｎ”−（ペース）へ抜ける。この＠１＃岩込みにつ
いては何ら問題はない。
間層Ｎ”−（ペース）へ抜ける。この＠１＃岩込みにつ
いては何ら問題はない。
ところが’０”書込みには問題がある。′０′■゛込み
とは表面層Ｐ−へホールを注入することをいう（既述）
。そして上記表１および第３図に示すとおり、書込み線
ＷＴＬをＶＢ８へ降下させることにより行う。つまり鳩
込み線ＷＴＬとコンデ７＋１−カップリングする表面層
Ｐ−の電位を下げることにより行う。このとき前記寄生
バイポーラトランジスタにはＡ？ンチスルー（ｐｕｎｃ
ｈ ｔｈｒｏｕｇｈ）が生じ、このパンチスルーによっ
て、表面層Ｐｌコレクタ）へのホールの注入が行われる
。一般にノクンチスルー効果とは、コレクタ・ペースの
逆方向印加重圧を上げてゆくと、コレクタ接合の空間電
荷層の幅がペース領域に広がってゆき、ついにエミッタ
接合に到達すると、エミッタ・コレクタ間が短絡状態と
なることをいい周知である。このパンチスルーを起させ
るようなコレクタ・エミッタ電圧をノぐンチスルー電圧
と呼んでいるがその値は製造条件に応じて大きく変動す
ることが知られている。このような変動を考慮すると、
均一な書込みは望めない。つまυ、ノクンチスルー電圧
が高くパラついたときは選択されたＴＩメモリセルにす
ら”０”１込みが困難となる。逆にその・やンテスルー
電圧が低くバラついたときは選択されたＴＩメモリセル
は勿論、非選択のＴＩメモリセルにまでも“Ｏ＃■゛込
みがなされてしまう（後に詳述）。これが従来技術の問
題点である。
とは表面層Ｐ−へホールを注入することをいう（既述）
。そして上記表１および第３図に示すとおり、書込み線
ＷＴＬをＶＢ８へ降下させることにより行う。つまり鳩
込み線ＷＴＬとコンデ７＋１−カップリングする表面層
Ｐ−の電位を下げることにより行う。このとき前記寄生
バイポーラトランジスタにはＡ？ンチスルー（ｐｕｎｃ
ｈ ｔｈｒｏｕｇｈ）が生じ、このパンチスルーによっ
て、表面層Ｐｌコレクタ）へのホールの注入が行われる
。一般にノクンチスルー効果とは、コレクタ・ペースの
逆方向印加重圧を上げてゆくと、コレクタ接合の空間電
荷層の幅がペース領域に広がってゆき、ついにエミッタ
接合に到達すると、エミッタ・コレクタ間が短絡状態と
なることをいい周知である。このパンチスルーを起させ
るようなコレクタ・エミッタ電圧をノぐンチスルー電圧
と呼んでいるがその値は製造条件に応じて大きく変動す
ることが知られている。このような変動を考慮すると、
均一な書込みは望めない。つまυ、ノクンチスルー電圧
が高くパラついたときは選択されたＴＩメモリセルにす
ら”０”１込みが困難となる。逆にその・やンテスルー
電圧が低くバラついたときは選択されたＴＩメモリセル
は勿論、非選択のＴＩメモリセルにまでも“Ｏ＃■゛込
みがなされてしまう（後に詳述）。これが従来技術の問
題点である。
（４）発明の目的
したがって、本発明は上記問題点に鑑み誤宿込全目的と
するものである。
するものである。
（５）発明の構成
上記目的を達成するため本発明は、０”書込みの動作を
、前記寄生バイポーラトランジスタにおけるｉＰンチス
ルーによることを止め、該寄生バイポーラトランジスタ
をオンさせることにより行うようにしたことを特徴とす
るものである。このときのオンの条件は、書込み線がＶ
Ｂ２、基板がｖｌ！８、中間ＪＰＮ−が”ｓｓ−である
。Ｖ２Ｏ−とはＶｓｓ以下であることを意味する。
、前記寄生バイポーラトランジスタにおけるｉＰンチス
ルーによることを止め、該寄生バイポーラトランジスタ
をオンさせることにより行うようにしたことを特徴とす
るものである。このときのオンの条件は、書込み線がＶ
Ｂ２、基板がｖｌ！８、中間ＪＰＮ−が”ｓｓ−である
。Ｖ２Ｏ−とはＶｓｓ以下であることを意味する。
（６）発明の実施例
第４Ａ図は第２Ｂ図における中央部分を縦に切断して且
つ横置きにした概略レイアウトを示す模式図である。本
図において、Ｃ，ＢおよびＥは前記寄生パイ７ノ？−ラ
トランジスタの各コレクタ、ペースおよびエミッタを示
す。その他の記号の意味は既に説明したとおシである。
つ横置きにした概略レイアウトを示す模式図である。本
図において、Ｃ，ＢおよびＥは前記寄生パイ７ノ？−ラ
トランジスタの各コレクタ、ペースおよびエミッタを示
す。その他の記号の意味は既に説明したとおシである。
又、第４Ｂ図は第４Ａ図のレイアウトの各部と対応させ
て示すポテンシャル図テアリ、ポテンシャルφＨｅＶ（
エレクトロンデルト）で示す。又、ここではホールを扱
っているからバレンスパント（ｖａｌｅｎｃｅ ｂａｎ
ｄ） ＠描く。第４Ｂ図中の実線は読出し時＠）の各
部のポテンシャル分布を示し、点線は’ｏ’６込み時（
Ｗ”０′）の各部のポテンシャル分布を示す。
て示すポテンシャル図テアリ、ポテンシャルφＨｅＶ（
エレクトロンデルト）で示す。又、ここではホールを扱
っているからバレンスパント（ｖａｌｅｎｃｅ ｂａｎ
ｄ） ＠描く。第４Ｂ図中の実線は読出し時＠）の各
部のポテンシャル分布を示し、点線は’ｏ’６込み時（
Ｗ”０′）の各部のポテンシャル分布を示す。
φ８はＰＮ接合（ＥＢ間）のピルトイｙ（ｂｕｉｌｔｉ
ｎ）、］？テンシャルである。読出し時にあってはこの
φ８分のバリヤによって、基板ＳＵＢより表面層Ｐ−に
ホールの注入は行われない。次に″′０＃書込み（Ｗ゛
０″）においては、前記表１ならびに第３図に示すよう
に書込み線ＷＴＬが”ｓｓへ降下するので、コンデンサ
カップリングによって表面層Ｐ−の電位も低下する。つ
まシ寄生バイポーラトランジスタのコレクタＣ（表面層
ｐ−）に対し、ノ臂ンチスルーによるホールの注入がな
される。このとき、書込み曲線（第４Ｂ図の、４線カー
ブ）にはバリヤとなるφ５が形成されない。これは表面
層Ｐ−の電位の低下によりＮ一層の電位も引き宵てしま
うためである（パンチスルー）、つ−！シホ−ルの注入
はスムーズである。このようなＩＩ ＯＨ１込み動作は
従来のＴＩメモリセルにおけるものである。又、上記動
作は選択されたＴＩメモリセルＴＣについて述べたもの
である。
ｎ）、］？テンシャルである。読出し時にあってはこの
φ８分のバリヤによって、基板ＳＵＢより表面層Ｐ−に
ホールの注入は行われない。次に″′０＃書込み（Ｗ゛
０″）においては、前記表１ならびに第３図に示すよう
に書込み線ＷＴＬが”ｓｓへ降下するので、コンデンサ
カップリングによって表面層Ｐ−の電位も低下する。つ
まシ寄生バイポーラトランジスタのコレクタＣ（表面層
ｐ−）に対し、ノ臂ンチスルーによるホールの注入がな
される。このとき、書込み曲線（第４Ｂ図の、４線カー
ブ）にはバリヤとなるφ５が形成されない。これは表面
層Ｐ−の電位の低下によりＮ一層の電位も引き宵てしま
うためである（パンチスルー）、つ−！シホ−ルの注入
はスムーズである。このようなＩＩ ＯＨ１込み動作は
従来のＴＩメモリセルにおけるものである。又、上記動
作は選択されたＴＩメモリセルＴＣについて述べたもの
である。
ところで、非選択のＴＩメモリセルＴＣについてみると
、選択ビット線ＢＬ上にある他の非選択ＴＩメモリセル
ＴＣ（いわゆる半選択のＴＣ）のケ゛−ト（偶込み線Ｗ
ＴＬ ）にも同時に１ＶＣＣからＶｓｓへ変化する電圧
が印加されることになる。一方、これら非選択ＴＩメモ
リセルＴＣのワード線ＷＬ ＫはＶｃｃが印加されてお
り、非選択セルＴＣにおけるペースＢ（中間層Ｎ−）に
は”ｃｃが与えられる。然し実際には、ペースＢ（中間
層Ｎ）の全体に亘ってＶ。Ｃが均一に与えられず、ソー
スＳ（ワード線ＷＬ）から遠去かるにつれて”ｃｃは低
下する。このような状態で、これら非選択セル、１ へ（選択セルＴＣのＷＴＬか２ ｖＣＣからｖｓｓへ低
下するのに伴って）、移行すると、これら非選択セルＴ
Ｃの本来のバリヤφＢが小さくなり、ホールの流れ（Ｓ
ＵＢからＰ″″へ）を生ずる。これが誤書込みとなる。
、選択ビット線ＢＬ上にある他の非選択ＴＩメモリセル
ＴＣ（いわゆる半選択のＴＣ）のケ゛−ト（偶込み線Ｗ
ＴＬ ）にも同時に１ＶＣＣからＶｓｓへ変化する電圧
が印加されることになる。一方、これら非選択ＴＩメモ
リセルＴＣのワード線ＷＬ ＫはＶｃｃが印加されてお
り、非選択セルＴＣにおけるペースＢ（中間層Ｎ−）に
は”ｃｃが与えられる。然し実際には、ペースＢ（中間
層Ｎ）の全体に亘ってＶ。Ｃが均一に与えられず、ソー
スＳ（ワード線ＷＬ）から遠去かるにつれて”ｃｃは低
下する。このような状態で、これら非選択セル、１ へ（選択セルＴＣのＷＴＬか２ ｖＣＣからｖｓｓへ低
下するのに伴って）、移行すると、これら非選択セルＴ
Ｃの本来のバリヤφＢが小さくなり、ホールの流れ（Ｓ
ＵＢからＰ″″へ）を生ずる。これが誤書込みとなる。
第４Ｃ図のポテンシャル図を用いてこの誤書き込みを更
に詳しく説明する。第４Ｃ図は第４Ｂ図と同様、第４Ａ
図のレイアウトの各部を対応させたポテンシャル図であ
る。実線は完全に非選択状態（つまり保持状態）のＴＩ
セルのポテンシャルを示している。Ｎ層は前述の説明の
とおυＶゆより低下しているがまだｖ８８より十分高ぐ
表面層Ｐ−に対して十分にバリヤーの役目をはたしてい
る。
に詳しく説明する。第４Ｃ図は第４Ｂ図と同様、第４Ａ
図のレイアウトの各部を対応させたポテンシャル図であ
る。実線は完全に非選択状態（つまり保持状態）のＴＩ
セルのポテンシャルを示している。Ｎ層は前述の説明の
とおυＶゆより低下しているがまだｖ８８より十分高ぐ
表面層Ｐ−に対して十分にバリヤーの役目をはたしてい
る。
次に同一ビット線ＢＬ上に接続されている他の選択セル
に”０＃書き込みが行なわれる場合を考える。この時は
非選択セルの書き込み線ＷＴＬも１Ｖｃｃからｖｌ］８
に低下する。セルの書き込み線ＷＴＬ即ち、ダートのｖ
Ｓｓへの低下に伴い表面層【のポテンシャルも低下し、
Ｎ一層の電位も引き下げられ低下する。この時のポテン
シャルを点線で示す。
に”０＃書き込みが行なわれる場合を考える。この時は
非選択セルの書き込み線ＷＴＬも１Ｖｃｃからｖｌ］８
に低下する。セルの書き込み線ＷＴＬ即ち、ダートのｖ
Ｓｓへの低下に伴い表面層【のポテンシャルも低下し、
Ｎ一層の電位も引き下げられ低下する。この時のポテン
シャルを点線で示す。
このようにＮ一層のポテンシャルが低下しても、非選択
セルではＮ一層が表面層Ｐ−に対して十分にバリヤーと
なる必＋ｐ４がある。そのためには寄生パイポーラトラ
ンノスタにおけるノｅンチスルー耐圧を低くする団はで
きない。このパンチスルー耐圧が低いと上記の半選択状
態にて基板ＳＵＢから表面層Ｐ−への・Ｑンチスルーに
よるホール注入を生じて誤Ｉ（込みの結果となるからで
ある。
セルではＮ一層が表面層Ｐ−に対して十分にバリヤーと
なる必＋ｐ４がある。そのためには寄生パイポーラトラ
ンノスタにおけるノｅンチスルー耐圧を低くする団はで
きない。このパンチスルー耐圧が低いと上記の半選択状
態にて基板ＳＵＢから表面層Ｐ−への・Ｑンチスルーに
よるホール注入を生じて誤Ｉ（込みの結果となるからで
ある。
そこで、・マンチスルー電圧を微妙に設定する必要があ
る。つ捷り、非選択セルＴＣのペースＢの電位がｖｃｃ
より降下しくソースＳから離れる程降下する）、そのコ
レクタＣの電位が降下しても（１（込み線ＷＬがＬｖｃ
ｃからＶ８Ｓへ降下することによって）、寄生バインｊ
？−ラトランソスタに必ずノ？ンチスルーを生じさせな
いようなパンチスルー電圧であり、且つ選択セルＴＣの
ペースＢの電位がｖ８８にあって、そのコレクタＣの電
位が降下しでも（ＷＴＬが一！−ｖｏｃからＶ２Ｏへ降
下することによって）、当該寄生バイポーラトランジス
タに必ずパンチスルーを生じさせるようなノクンチスル
ー電圧である。
る。つ捷り、非選択セルＴＣのペースＢの電位がｖｃｃ
より降下しくソースＳから離れる程降下する）、そのコ
レクタＣの電位が降下しても（１（込み線ＷＬがＬｖｃ
ｃからＶ８Ｓへ降下することによって）、寄生バインｊ
？−ラトランソスタに必ずノ？ンチスルーを生じさせな
いようなパンチスルー電圧であり、且つ選択セルＴＣの
ペースＢの電位がｖ８８にあって、そのコレクタＣの電
位が降下しでも（ＷＴＬが一！−ｖｏｃからＶ２Ｏへ降
下することによって）、当該寄生バイポーラトランジス
タに必ずパンチスルーを生じさせるようなノクンチスル
ー電圧である。
然し疫から、このように・ぐンチスルー電圧を微妙に設
定することは、製造条件のバラツキからみて極めて困難
であシ、歩留りも悪化する。
定することは、製造条件のバラツキからみて極めて困難
であシ、歩留りも悪化する。
そこで本発明は、０”誓込み動作をパンチスルーに依存
させない全く新規な手法を採る。なお、ＴＩメモリセル
の構造はそのままとする。このときの・ぐンチスルー電
圧は十分高く設定する。これにより非選択メモリセルＴ
Ｃでの前述した誤引、込みは生じ得ない。然しパンチス
ルー電圧を十分高く設定すると、本来”ｏｎ書込みすべ
き選択セルＴＣに“０”書込みができなくなるという不
都合が伴うように思われる。ところがこのような不都合
は生じない。なぜなら、本発明の“０”祖４込みは最早
そのようなＡ’ンチスルーによらないからである。
させない全く新規な手法を採る。なお、ＴＩメモリセル
の構造はそのままとする。このときの・ぐンチスルー電
圧は十分高く設定する。これにより非選択メモリセルＴ
Ｃでの前述した誤引、込みは生じ得ない。然しパンチス
ルー電圧を十分高く設定すると、本来”ｏｎ書込みすべ
き選択セルＴＣに“０”書込みができなくなるという不
都合が伴うように思われる。ところがこのような不都合
は生じない。なぜなら、本発明の“０”祖４込みは最早
そのようなＡ’ンチスルーによらないからである。
本発明における読出し、■゛込み、保持動作における条
件は上記表１と異なり下記表２の如くなる。
件は上記表１と異なり下記表２の如くなる。
以下ぷ白
表２
表１と異なるのは＊を付した部分であり、癲込み時にＶ
ＢＢ−’ｆｃワード線ＷＬに印加する。■８８−はＶｓ
Ｓ以下である。々お、“１”書込み時は従来どおりＶ８
ｓの寸までも良いが、１゛込データの“１″。
ＢＢ−’ｆｃワード線ＷＬに印加する。■８８−はＶｓ
Ｓ以下である。々お、“１”書込み時は従来どおりＶ８
ｓの寸までも良いが、１゛込データの“１″。
０”に応じて、ｖｓ８−とＶｓｓとを切シ換えるのは煩
雑であるし、又、”１”１込み時に”８ｇ−とじても表
面層Ｐ−からのホールの放出には何ら支障とならない。
雑であるし、又、”１”１込み時に”８ｇ−とじても表
面層Ｐ−からのホールの放出には何ら支障とならない。
本発明は既述のように、ノやンチスルーではなく寄生バ
イポーラトランジスタのオン・オフによって１込みの有
無を定める。したがって、ペースＢ（中間層Ｎ”−）を
エミッタである基板ＳＵＢの電位ｖｓ８よりも深＜ （
Ｖｓｓ−）する必要があり、基本的にはＶＣＣｌｖｓｓ
ｌ ”８Ｂ−の３電源で動作することになる。然し、
このような３′蝦源を導入することは明らかに不利であ
り、従来の２電源の寸まで等測的にｖ８ｓ−を生成でき
れば好都合である。第５図は本発明による″ｔａｌｌ書
込み動作の好適な一例を示すシーケンス図である。本図
において、カーブＶＷＬ８は選択ワード線の電圧、カー
ブＶＷＬ ｉは非選択ワード線の電圧、ｖｗＴＬは書込
み線Ｗ’Ｉ’ Ｌの電圧をそれぞれ時間の経過とともに
示す。時刻ｔ。
イポーラトランジスタのオン・オフによって１込みの有
無を定める。したがって、ペースＢ（中間層Ｎ”−）を
エミッタである基板ＳＵＢの電位ｖｓ８よりも深＜ （
Ｖｓｓ−）する必要があり、基本的にはＶＣＣｌｖｓｓ
ｌ ”８Ｂ−の３電源で動作することになる。然し、
このような３′蝦源を導入することは明らかに不利であ
り、従来の２電源の寸まで等測的にｖ８ｓ−を生成でき
れば好都合である。第５図は本発明による″ｔａｌｌ書
込み動作の好適な一例を示すシーケンス図である。本図
において、カーブＶＷＬ８は選択ワード線の電圧、カー
ブＶＷＬ ｉは非選択ワード線の電圧、ｖｗＴＬは書込
み線Ｗ’Ｉ’ Ｌの電圧をそれぞれ時間の経過とともに
示す。時刻ｔ。
でワード線電圧（ｖｗＬＳ）はＶｃｃからｖｓｓへ降下
する。そしてこれに引続いて、書込みＷ％ｔ、圧（Ｖｖ
ＶｒＬ）を時刻ｔ１で”Ｍ（−２”ｃＣ）からｖｓｓへ
落す。
する。そしてこれに引続いて、書込みＷ％ｔ、圧（Ｖｖ
ＶｒＬ）を時刻ｔ１で”Ｍ（−２”ｃＣ）からｖｓｓへ
落す。
次にセル以外の周辺回路においてワード線を一旦電源Ｖ
８ｓより切９離し、その後、コンデンサーにより”ｓｓ
以下に押し下げる。この技術はダイナミックＭＯ８ＲＡ
Ｍに一般的に使用されているブートストラップと同一技
術で達成できる。かくの如く、あえてｖ８ｓ−電源を用
いずに実質的にワード線ＷＬをＶ８ｓ−へ引き下げるこ
とは周知技術を適用することにより十分可能である。
８ｓより切９離し、その後、コンデンサーにより”ｓｓ
以下に押し下げる。この技術はダイナミックＭＯ８ＲＡ
Ｍに一般的に使用されているブートストラップと同一技
術で達成できる。かくの如く、あえてｖ８ｓ−電源を用
いずに実質的にワード線ＷＬをＶ８ｓ−へ引き下げるこ
とは周知技術を適用することにより十分可能である。
第６図は第４Ａ図のレイアウトに対応し且つ第５図の動
作シーケンスをとった場合の選択セルにおけるポテンシ
ャル図であり、第５図における時刻ｔｏ、ｔ、およびｔ
２におけるそれぞれの読出し時（Ｒ）、”０”銅込み時
（Ｗ”０″）のポテンシャル分布を示す。
作シーケンスをとった場合の選択セルにおけるポテンシ
ャル図であり、第５図における時刻ｔｏ、ｔ、およびｔ
２におけるそれぞれの読出し時（Ｒ）、”０”銅込み時
（Ｗ”０″）のポテンシャル分布を示す。
選択セルの読み出し時（Ｒ）のポテンシャルを実線で示
す。ワード線ＷＬｇ ’Ｃ”ｓｓに下げる事により、Ｎ
一層もＶ８ｓとなる。この時ビルトインポテンシャルφ
８により、表面層Ｐ−と基板Ｐは十分に分離さハている
。次に“０″書き込み動作に移る。１ず１１＋き込みケ
゛−トｗＴＬをＶｓｓに下げる。これにより表面層Ｐ−
も下げられる。従来セルではこの時、Ｎ−層モ引き下げ
られパンチスルーよりホールの注入が行なわれるが、点
線で示すポテンシャルのように本発明の場合は・Ｐンチ
スルー耐圧が十分に高いため、依然としてＮ一層の少な
くとも一部はＶＩ］ｓの寸まであシ、ビルトインポテン
シャルφＢにより表面層Ｐ−と基板Ｐは分離されており
ホールの注入はない。これは非選択セルにおいてＷＴＬ
をＶｓｓとしても０”虐込みの誤動作が無い事を示して
いる。
す。ワード線ＷＬｇ ’Ｃ”ｓｓに下げる事により、Ｎ
一層もＶ８ｓとなる。この時ビルトインポテンシャルφ
８により、表面層Ｐ−と基板Ｐは十分に分離さハている
。次に“０″書き込み動作に移る。１ず１１＋き込みケ
゛−トｗＴＬをＶｓｓに下げる。これにより表面層Ｐ−
も下げられる。従来セルではこの時、Ｎ−層モ引き下げ
られパンチスルーよりホールの注入が行なわれるが、点
線で示すポテンシャルのように本発明の場合は・Ｐンチ
スルー耐圧が十分に高いため、依然としてＮ一層の少な
くとも一部はＶＩ］ｓの寸まであシ、ビルトインポテン
シャルφＢにより表面層Ｐ−と基板Ｐは分離されており
ホールの注入はない。これは非選択セルにおいてＷＴＬ
をＶｓｓとしても０”虐込みの誤動作が無い事を示して
いる。
次にＷＬｓを”ｓｓにする。正確には”ｓｓ−をφ６以
下にする。この場合を□線のポテンシャルで示す。伺い
換えると、Ｎ一層をワード線ＷＬ≦によりＶｓｓ以下に
し、Ｎ一層のバリヤーをなくしてＰ形基板ＳＵＢより表
面ｒ＠Ｐ−ヘホールを注入する。
下にする。この場合を□線のポテンシャルで示す。伺い
換えると、Ｎ一層をワード線ＷＬ≦によりＶｓｓ以下に
し、Ｎ一層のバリヤーをなくしてＰ形基板ＳＵＢより表
面ｒ＠Ｐ−ヘホールを注入する。
これは寄生Ｐ−Ｎ−Ｐバイポーラトランジスタのペース
をエミッタ電位よシ低くする事によりバインｊ？−ラト
ランジスタをオンした事に相当する。
をエミッタ電位よシ低くする事によりバインｊ？−ラト
ランジスタをオンした事に相当する。
ここにホールはスムーズに基板ＳＵＢより表面層［へ注
入され、選択セルへの’Ｏｓ４込みが達成される。
入され、選択セルへの’Ｏｓ４込みが達成される。
（７）発明の詳細
な説明したように本発明によれば特に０”書込み時に選
択ＴＩメモルセルにのみ正しくデータ“０”を書込むこ
とのできるＴＩメモリが実現される。
択ＴＩメモルセルにのみ正しくデータ“０”を書込むこ
とのできるＴＩメモリが実現される。
尚、本発明は所謂ＴＩメモリセルに限らず、同等の動作
原理に基づく半導体記憶装置一般に適用して上述の効果
を達成できることは明らかである。
原理に基づく半導体記憶装置一般に適用して上述の効果
を達成できることは明らかである。
第１図はＴ ｌ−ＲＡＭの一部を採シ出して示す回路図
、第２Ａ図は第１図中の涜紳で囲んだ部分り具体的構成
を示す拡大平面図、第２Ｂ１′５Ａは第２Ａ図における
２Ｂ−２Ｂ断面図、第２Ｃ図は第２Ａ図における２Ｃ−
２Ｃ断面図、第３図は読出し、“１″書込み、”０”書
込みの一連の動作を分り易く示す波形図、第４Ａ図は第
２Ｂ図における中央部分を縦に切断して且つ横置きにし
た概略レイアウトを示す模式図、第４Ｂ図は第４Ａ図の
レイアウトの各部と対応させて示すポテンシャル図、第
４Ｃ図は第４Ａ図のレイアウトの各部と対応させて示す
ポテンシャル図、第５図は本発明による゛０″甫込み動
作の好適な一例を示すシーケンス図、第６図は第４Ａ図
のレイアウトに対応し且つ第５図の動作シーケンスをと
った場合のポテンシャル図である。 ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＴＣ・・・
ＴＩメモリセル、ｗ″ｒＬ・・・書込み線、Ｄ・・・ド
レイン、Ｓ・・・ソース、Ｐ−・・・表面層、Ｎ−・・
・中間層、ＳＵＢ ・・・半導体基板、ＩＳ・・・絶縁
層、Ｂ・・・ベース、Ｃ・・・コレクタ、Ｅ・・・エミ
ッタ。 特許出願人 富士通株式会社 特許出動代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２Ａ図 Ｃ４−１ 第３図 一１″４Ｂ図 第４０図
、第２Ａ図は第１図中の涜紳で囲んだ部分り具体的構成
を示す拡大平面図、第２Ｂ１′５Ａは第２Ａ図における
２Ｂ−２Ｂ断面図、第２Ｃ図は第２Ａ図における２Ｃ−
２Ｃ断面図、第３図は読出し、“１″書込み、”０”書
込みの一連の動作を分り易く示す波形図、第４Ａ図は第
２Ｂ図における中央部分を縦に切断して且つ横置きにし
た概略レイアウトを示す模式図、第４Ｂ図は第４Ａ図の
レイアウトの各部と対応させて示すポテンシャル図、第
４Ｃ図は第４Ａ図のレイアウトの各部と対応させて示す
ポテンシャル図、第５図は本発明による゛０″甫込み動
作の好適な一例を示すシーケンス図、第６図は第４Ａ図
のレイアウトに対応し且つ第５図の動作シーケンスをと
った場合のポテンシャル図である。 ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＴＣ・・・
ＴＩメモリセル、ｗ″ｒＬ・・・書込み線、Ｄ・・・ド
レイン、Ｓ・・・ソース、Ｐ−・・・表面層、Ｎ−・・
・中間層、ＳＵＢ ・・・半導体基板、ＩＳ・・・絶縁
層、Ｂ・・・ベース、Ｃ・・・コレクタ、Ｅ・・・エミ
ッタ。 特許出願人 富士通株式会社 特許出動代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２Ａ図 Ｃ４−１ 第３図 一１″４Ｂ図 第４０図
Claims (1)
- １、 ４’ｆ［型半導体基板内に形成されたワード線
に接続された逆導電型ンース領戦、ビット想に′＃続さ
れた逆導電型ドレイン領域、これらソースおよびドレイ
ン領域間に形成され且つデータの保持部をなす一導電型
の表面層及び該表面層の直下に該表面層を囲むように形
成された逆導電型の中間層と、該半導体基板の該表面層
の上方に絶縁層を介して形成された１込み線とからなる
メモリセルを複数個有してなる半導体記憶装置において
、少なくともデータ”０”又は１”の一方の書込みの際
、選択メモリセルにおいて前記ワード線を１１１記半導
体基板よりも低いレベルに設定し且つ前ＨＩ２ｆ’＋込
み線の′１（１位変化によシ前記表面層のレベルを下げ
て、前記表面層をコレクタ、前記中間層をベース、ｉＩ
Ｊ記半導体基板をエミッタとする寄生パイボーラトラン
ノスタをオンとすることによって、該表面層へ一導電型
キャリアの注入を行い前記データの書込みを行うように
したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172161A JPS5961957A (ja) | 1982-09-30 | 1982-09-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172161A JPS5961957A (ja) | 1982-09-30 | 1982-09-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961957A true JPS5961957A (ja) | 1984-04-09 |
Family
ID=15936700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172161A Pending JPS5961957A (ja) | 1982-09-30 | 1982-09-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961957A (ja) |
-
1982
- 1982-09-30 JP JP57172161A patent/JPS5961957A/ja active Pending
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