JPS5962209A - 直列デジタルフイルタ用回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデジタルフィルタ用回路装置に関するものであ
り、特に入力端における並列・直列変換器と、１個以上
のカロ算器と、状態レジスタとして使用される１個以−
ヒのシフトレジスタ吉、入力データに応じた信号および
少なくとも乗算期間中は一定である係数が被乗数および
乗数として供給される１個以上の乗算回路と、出力端に
おける直列・並列変換器とを具備し、フィルタサンプリ
ング信号の短い・ぐＩレス期間中に純粋の２進符号およ
び２の補数表示で発生するデジタル人力信号を直列形式
で処理するデジタルフィルタ用回路装置に関するもので
ある〇〔発明の技術的背景〕 Ｓ　、　Ａ　、　Ａｚｉｚ＋氏の著１ｉ　ｒ’Ｅｎｔｗ
ｕｒｆ　１１１１（ｌ　Ｒｅａｌ　ｉ−ｇｔｅｒｕｎｇ
　　ｄｉｇｊｔａｌｅｒ　　Ｆ’目ｔｅｒｊ　　（１９
８］年　ミュ，ン・＼／）の第２　８　８７８　９頁に
はデジタルフ，ｆルタが入力信号を直列形式で処理する
回路（−」１記文献ではｈａｒｄｗａｒｅ　ｒｅａｌｉ
ｚａｔｉｏｎと呼んでいろ）とじて実現することかで永
、個々のザブ回路がその時に適切に直列配置ヘ，、すな
わち直列乗算器、直列７Ｊｌ］算器等で構成されたもの
が示さノ１ている。まブζ、この動作モードはフィルタ
サンプリング信号Ｃてカロえて、別の、その文献では「
ヒノト・クロノク」と呼ばれ、その繰返し，率カ月１１
力変数および係数の語長に応じたワード（ｗｏｒｔｈ）
り「フノクよりもずっと高い別のサンプリング信号がＪ
Ｚ“政であることが示されている。

〔発明の概要〕

本発明はこのような従来技術を基礎としたものである。

本発明の第１の目的は、構成式わろべきフィルタの形式
に応じてサブ回路が組合せ可能てあリ、特に多段配置で
組合せ可能である直列ｒ゛ジタルフイルタ用基本回路を
提供することであるＯ 本発明の別の目的は、２相クロックシステム′？：使用
１７、レソオ（ｒａｔｉｏ）型室、界効果トランジスタ
技術で集積するこ乏がで入ろそのようなデジタルフィル
タの個々のり−ブ回路甲の特に有利な基本回路を提供す
ることである。

本発明により達成される効果は牛マ許請求の範囲に記載
さノまたような乗算機能のための構成および加算器なら
びに減算器の１段の設計が、通常多デジットの７Ｊｒｌ
算器、減算器および乗算器において必要とされるような
信号処理中のキャリ生成時間を無くすことができること
である。本発明によるデジタルフィルタの処理速度は処
理されるべきデジタル入力データの語の幅によってのみ
決定されその他のものでは出力信号の精度に応じた語の
幅によってのみ決定される。

〔発明の実施例〕 以下添付図面を参照に実施例により詳細に説明する。

第１１￥１の実施例は８デジットの入力データが供給さ
れろ簡単な第１のオーダーのデジタルフィルタの概略図
を示す。これらの入力データは例えばアナ【フグ・デジ
タル変換器、或はデジタル信号グロセッザまたは対応す
るサブ回路からのものでよい。デジタルフィルタレ（供
給されｌζデジタル入力データが発生される方法６ま本
発明と直接関係するものではない。

人力データはフィルターリンシリング信号ｆａ（第１０
図Ｃ参、照）の繰り返し率で並列・直列変換器ｐ　ｗに
転送され、その直列出力はデジットニＩンブリメ７りＢ
ｅの人力１都銖−結合される。

後者の出力ば状態レジスタＺの人力部に結合されると共
に減算器３０′）被減数入力部ａに結合される。状態１
／ジスタ２の出力は減算′ｃｒｓの減数入力部ｂ′に結
合され、減Ｗ滞ｓの出力部ａｇは加勢、器ａ　（ｌの第
１の入力部ａに接続されている。

状態レジスタＺは、第１図では８役の、入力データのデ
ジット数により決定される段数）°シス被乗数のデジッ
ト数に等しい段数を有している。したがって第１図の状
態レジスタ２は１３段を有し、したがってデジットコン
プリメンタＳｅは５段を持たなければならない１．符号
信号中＃迷器Ｖ　’ｌ’／の入力部ｅは状態レジスタＺ
の出力部に近い段の１つの出力部に接続され、この段の
番号ｒはＩＢ力部から左の方向に数ｊだものであり１−
２−ｒの形で乗数を決定する。符号信号中継器ｖｗの出
力部ａｇは加算器ａｄの第２の人力部すに接続され、加
算器ａｄの出力部ａｇは直列・並列変換器ｓｗの直列入
力部に結合される。状態レジスタと同様に後者１％Ｗは
第１図の実施例シて代５いてはｌ：１段を有する。何１
女ならばこのデジタルフィルタの出力信号は１３デジツ
トを：有し、それらは並列形式でフィルタ出力部から出
力されるからである。

第２図の実施例は、符号信号中継器ｖｗが第１図のよ・
）なただｌａＩの入力部でな（ｎ個の入力部ｅ１〜ｅｎ
金持ち、それら（・才状態レジスタＬの別々の没に接続
されでいる点が第１図の実施例と異なるに過ぎない。こ
れは新しく設けられた他の入力端子ｅｎの１つに適当に
切換えることによってデジタルフィルタの異なる時定数
をセット可能にする。

構成されるべきフィルタの形式に応じて減０器Ｓおよび
力ロ算器ａｄは交換することができ、或はデジタルフィ
ルタは２個以上の加算器または減算器を具備していても
よい。これは図を簡明にするために図示されていない。

信号の流れの方向における最後の加算器また（１減算器
の出力部は直列・並列変換器ｓｗＶこ接続される必要は
なく追加の状態レジスタが第１１図の下方に記載されて
いるように設けられてもよい。

本発明においては従来技術による乗算回路Ｏ）機能は状
態レジスタ２の段のタッグと関連する符号信号中継器ｖ
ｗにより実現される。タップが出力部ｐ前にある状態レ
ジスタ段で選（ずれる方法は１より小さい乗数に適用さ
ね、ることを指摘して置く必要がある。そのような乗数
（ま１司・１冶的デジタルフイルタ中で一般に発生する
。ｆｉｉＪ占（ならばそのようなフィルタにおいてはｌ
より大きい乗数は発振につながるからである。しかしな
がら非回帰的デジタルフィルタでは１より大きい乗数が
発生し得る。その時乗数は小数点の左および右に位置す
るデジットを持ち、小数点の右のデジットは第１図およ
び第２図に示きれるようγＳ、すなわち状態レジスタ２
の入力部の方向におけるタップを必要とし、一方小数点
の左のデジットは状態レジスタのさらに追７７０の段お
よびこれら追加の段にセけるタッグを必要とする。

第１図および第２図において段の数およびサブ回路の形
式はサブ回路を表わすブロックの形で示さ′れている。

それらの詳細について第３図乃至第８図によって説明す
る。並列・直列変換器ｐｗは８個の段ｂ３からなり、デ
ジットコンプリメンタは５個の段ｂ５よりなり、状態レ
ジスタＺおよび直列・並列変換器ｓｗはそれぞれ１３個
の段ｂ４よりなる。区別を明らかにするために７１１１
算器ａｄ、減算器Ｂおよび符号信号中継器ｖｗもまた段
の表示を与えられており、それらはそれぞれ段ｂｌ、　
　段ｂ２ｂよび段ｂ６として示されている。

第３図は加算器ａｄの段ｂ１の部分的に簡略化した回路
図を示す。第３図：および第４図においては反転が生じ
たことを示すために通常使用される黒丸が論理記号の出
力点に記された論理ゲートだけがそれ自身の負荷抵抗を
有している。

それ故単独の負荷抵抗を有する論理回路である「ケ゛−
ト」と、ダートの一部に過ぎず分離した負荷抵抗を有し
ない［論理素子］とが区別される。これは第３図および
第４図に示さノするように絶縁ケ゛−ト電界効果トラン
ジスタ技術を使用した構成に適用される。

段ｂ１は第１および第２の複合ケ゛−１・１．２セよび
以下説明するサブ回路にｔり構１「（される。

第１の複合ケ°−ト１は３人力の第１のアン１°素子１
１．３人力の第１のオア素子１５．２人力の第２のアン
ド素子１２および２人力部）第１のノア素子１６により
構成されている。アンド素子１１．１２の出力部は第１
のノア素子１６の２個の入力部の１つにそれぞれ接続さ
れ、第１のオア素子１５の出力部は第２のアンド素子１
２の第１の人力部に接続されている。

第２の複合ゲート２は、２人力の第３のアンド素子２３
．２人力の第２のオア素子２５．２人力の第４のアンド
素子２４、および２人力の第２のノア素子２６を具備し
ている。アンド素子２　；？　、　２４の出力部はそれ
ぞれ第２の／ア素子２６の１個の入力部に接続され、第
２のオア素子２５の出力部は第４のアンド素子２４の第
１の人力部に接続されている。

第１お′よび第３のアンド素子ＩＪ　、、？　３ならび
に第１および第２のオア素子？　、５　、２５の第１の
入力部は第Ｊのトランジスタｔ１のチャンネルを通って
第１の信号入力端子ａに接続されると共に第２のｌ・ラ
ンジスクｔ２のチャンネルを経て接地されている。第１
および第３のアンド素子１１．２３ならびに第１および
第２のオア素子１５．２５の第２の人力部は第３のトラ
ンジスタｔ３のチャンネルを経て第２の信号入力端子す
に接続されると共に第４のトランジスタｔ４のチャンネ
ルを経て接地されている。

第２のアンド素子１２の第２の入力部は第２の複合ダー
ト２の出力部に接続さＩｔ、この第、２の複合ケ゛−ト
２の出力部はまた第５のトランジスタｔ５のチャンネル
、第２のインバータ１２および第６のトランジスタｔ６
のチャンネルをこの順序で経由して第４のアンド素子２
４の第２の入力部および第１のアンド素子１１ならびに
第１のオア素子１５の第３の入力部に接続されている。

最後に挙げた３個の入力部も才だ第７のトランジスタｔ
７のチャンネル？？経て接地されている。

第１の複合ゲート１の出力部は第８のトランジスタｔ８
のチャンネルおよび第３のインバータｉ３を通って加算
器ａｄの出力部ａｇに接続されている。第２の２相りロ
ック信号ｔＳ２が第５および第８のトランジスタＩ　、
５　、　ｔ　／？のケ゛−トに供給され、フィルタサン
プリング信号ｆａが第２．第４および第７Ｑ）トランジ
スタｔ２゜ｔ４．ｔ７のケ゛−トに供給され、データシ
フト信号ｆｓが第１．第：うおよび第６のトランジスタ
ｔｌ、ｔ、？、ｔ６のケ゛−１・に供給される。これら
の信号の波形は第１０図ｂ＋ｃ、ｄに示され第１０図ａ
には第１の２相り０ツク信号ｔｓｌ　が示されている。

これに関連して２相りロック信号ｔｓＪ＋ｔｓ２は大地
に対して方形波で同じ周波数であり、互いに一方の信号
の・やルスは他方の信号の・ぐルスの間の期間にあり、
したがって２つの信号が重なることがないことを指摘し
て貿：＜必要がある。

一般に２つの信号は１：ｌのマーク対ス被−ス比を有す
る。第１０図のａおよびｄがら明らがなように、データ
シフト信号ｆｓは第１の２相りロック信号ｔｓ７　　と
周波数および位相が等しく、フィルタサンプリング信号
ｆａの後縁の後に生じろ第１　（７）　２相りロック信
号ｔｓ７の最初の・セルスの前縁と共に始まる。フィル
タサンプリング信号ｆａの最大パルス幅はクロック信号
ＬＢ１＋ｔｓ２　　の周間に等しく、その前縁は第２の
りＯツク信号ｔｓ２の前縁の１−）と一致している。

データソフト信号ｆｓの・ぞルスはフィルタサ゛／グリ
ング信号ｆａの次のパルスの前縁が生じる時点で終了す
る。

第４図は減算器８の段ｂ２の部分的に簡略化した回路図
を示す。細部の幾つかの点を除いてはこの回路は第３図
の力ｎ算器の回路と同じである。この回路では、第２お
よび第４のトランジスタｔ２．ｔ４が第３図のように接
地されろ代りに一端を電源Ｕに接続されている点が第３
図の回路と異なっている。さらに第３のトランジスタｔ
３のチャンネルの前に第１のインバータ１１が設けられ
、それ故減数入力端子ｂ′はこのインバータＩノを経由
して第：うのトう７ジスタｔ３に結合されるが、−力筒
：３図によ）いては加算器ａｄの第゛２の信号入力端子
すは第３０）　ｌ−ランジスタｔ３のチャンネルに直接
阪続をれる。

第５図、第６図および第７図は段ｂ’、？　、　ｂ　４
およびｂ５、すなわち並列・直列変換器ｐｗの１々、状
態レジスタ２また（１面列・並列変換器ｓｗの段および
デジット・コ７ブリメ／りｓｅの段を示す。これら３つ
の段は入力端子ｅ　、　ｅｓと直列出力端子ａｓとの間
にトランジスタとインバータの直接配置が設けられてい
る点では共通しているが、残りの回路ｐ１１（分で相違
している。入力部ｅ、ｅｓから見て直列配置は第９０〕
トラ／′）スフｔ９のチャンネル、第４のインバータｉ
４、第１０のトランジスタｔＩＯのチャンネル、および
第５のインバータｉ５より構成され、２相しノオ型グイ
ナミノクソフトレジスタ段すなわち１ヒツト遅延段を構
成している。

第５図に示す段ｂ３においては第４のインバータ１４の
入力部は第１１のトランジスタｔｌｌのチャンネルを経
て並列入力端子ｅｐに接続され、その入力端子ｅ　１１
から人力データ語の各デジットの信号がフィルタサンプ
リング信号ｆａの繰り返し率でこの段に人力される。信
号ｆａは第１１のトランジスタｔ　Ｊ’　１　　のダー
トに与えられる。データソフト信号ｆｓは第９のトラン
ジスタｔ９のダートに供給され、第２の２相りロック信
号ｔｓ２は第１００）　ｌ−ランジスタＬ　１０のゲー
トに供給される（信号について（ま第１０図参照）。

第６図に示す段ｂ４はｂ３と比較して、第１２のトラン
ジスタｔ１２のチャンネルが第４のインバータｉ４の人
力部と直列出力部ａもすなわち第５のインバータｉ５の
出Ｊ〕部との間に接続されている点で異なっている。第
１２のトランジスタｔ１２のダートは第１　ｆｌ　１６
　ｅに波形が示されているデータ保持信号ｆｈを供給さ
れる。この信号ｆｈは第１０図ｄに示すデータシフト信
号ｆａとソフトおよび保持機能が反対である点で相違し
ている。第１０図ｅからまた、データ保持信号ｆｈの・
ぐルスはフィルタサンｆ　ＩＪング信号ｆａのｚ４’ル
ス中にのみ発生することが判る。これはｆａ期間が完全
にフィルタサイクルによって満された場合にのみ供給さ
れる。

第７図に示す段５は並列入力端子ｅｐが恒久的に接地さ
れ、したがって２個の論理レベルＨ１Ｌのうちより負の
方のレベルＬに１１１かれている点で段ｂ３と異ね「っ
ている。この接続にセいて第３図乃至第８図Ｊ３−１：
び第１１図の実施例はｎチャンネルエンファンスメント
モードトランジスタによって構成されろもの々仮定され
、それ故クロックおよびＴ−夕信号６ま正の論理に割当
てられていることを挙げておがｆ、ｃければならない。

第８図に示す段ｂ６の回路に第３いては第１の入力トラ
ンジスタｅｔ７　　のチャンネル−１；よびサブ回路ｔ
、９．＋４．ＬＩＯおよび＋５（第５図乃至第７図にも
示されているーリープ回路）の直列装置、すなわち１ビ
ツト遅延段は入力端子Ｃお出力端子ａｇとの間に挿入さ
れている。人力トランジスタｅｔｌ　　と第９のトラン
ジスタｔ９との接続台Ｉは第１３のトランジスタｔ　、
１　、？　のチャンネルを経て出力端子ａｇに、した、
がって第５のインバータｉ５の出力部に結合されている
。符号中継信号ｆｖｒはこのトランジスタｔ　７３　の
、、−１−に供給されると共に、第６のインバータ１６
を介して人力トランジスタａｌｌのケ゛−トにも結合さ
れている。その信号ｆｗは第１図の実施例に対しては第
１０図ｆで示されており、それは状態レジスタ２の終り
から数えて符号信号中継器ｖｗ（第１図）の人力部に接
続されたタップの位置の段までの段数に等しい第１０図
ｄのデータソフト信号ｆｓの一定したｉＲルス期期間中
ワレベルあり、このタッグは終りから５番目の段に設け
られＣいる。それ故符号中継信号ｆＷの上記Ｈレベルは
データシフト信号ｆｓの最後の５個のパルスの期間中中
じる。

第９図は本発明の直列デジタルフィルタの特性が切換可
能であるべき場合の第８図に示した段ｂ６を拡張した構
成を示す。その時符号信号中継器ｖｗは入力端子ｅノ・
・・ｅｎを有し、それら端子と第９のｌ・ランジスタｔ
９との間に人力ｌ・ランジスタｅｔｌ・・・ｅｔｎが接
続されている。第８図の第６のインバータ１６からの代
りに各人力トランジスタｅｔＪ・・・ｅｔｎのケ°−ト
は２人力／γ’ｙ”　−トｎ　Ｊ・・・ｎｎによって駆
動され、それらノアゲートの第１および第２の入力部は
符号中継信号ｆｗおよびｎ個のフィルタ定数選択信号ｆ
ｋＪ・・・ｆｋｎの１つを供給される。

前述のように第２図は符号信号中継器ｖｗが状態レジス
タ２の２個のタッグに接続された２個の入力部を有する
実施例を示している。第１０図ｇには符号中継信号ｆＷ
′が示され、その信号ｆＷ′は第２のタップに割当てら
れ、そのＨレベルは第１０図ｆの符号中継信号ｆｗより
２デ一タシフトクロツク期間だけ長い。何故ならば第２
のタップは第１のタラ７’ｒより２段左に位置している
からである。

第１１図は本発明の原理を全部で４個の状態レジスタｚ
　Ｉ　Ｈｚ　２＋　ｚ　３＋　Ｚ　４を備えた多段デジ
タルフィルタに適用した実施例を示す。それら状態レジ
スタｚ１〜ｚ４は４個の乗算回路ｍ　１　＋　ｍ　２＋
　ｍ　３１ｍ　４．３個の加算器ａ　ｄ　１　＋ａｄ、
’、ａｄ４、および２個の減算器ｓｌ＋ｎ３と第１１図
ｇに示すように接続されている。参照記号１および３で
示されるフィルタ段は非回帰的デジタルフィルタであり
、参照記号２および４で示されるフィルタ段は回帰的デ
ジタルフィルタである。加算器ａｄｌ　　によって１１
・）下桁ビットｔｂ　の値の半分に等しい一定値が入力
信号に加算される。同様にフィルタ出力部の前の乗゛算
回路ｍ４は信号に一定率を乗算する。

第１１図中のｂに示す表は第１１図Ｃに示す回路に対し
て乗算回路ｍ１・・・第４が各１１１号を乗算する時の
数値を示している。木実Ｍｌｉ例においてはこれらの乗
数は全て１より小さいことは容易に認められる。また第
１１　ｌ閃ｂ　Ｏ）　”ｒψから第１１図ｇおよびＣに
示されたデジタルフィルタがオプションＩおよびオグノ
ヨン１１と（７て示された乗数の組に対して切換えてき
るこ、１−がｔｌる。２個のオプションのそれぞれは辰
の最後の欄に記載された特別の信号を割当てられている
。

第１１図Ｃに示す概略回路図に対して、入力データは９
ビツトからなるものとしく条帯状の入力矢印の数字９参
照）、それ故この場合にはｏ、ｓｚｂの加算を考慮に入
れると並列・直列変換器ｐｗは１０段のｂ３段を持つこ
とになる。最トイ立桁ヒツトｍｂを有する人力データは
このビットｍｂが一番左の段に位置するように人力され
るものとする。前述のｏ、５ｔｈの加算は左から数えて
１０番目の段の人力部に電源屯田Ｕを供給することによ
って行なりつれる。状態レジスタＺＪは８個の段ｂ４を
１１１Ｎえ、それ故デジットコンゾリメ゛／りｓｅｌ　
　は８個の段ｂ５ｆｒ：有する。

オプションＩの場合には乗等回路ｍノの乗数の値６ま１
−２””’であり、それ故状態レジスタｚ１の出力部は
直接符号信号中継器ｖｗ７の適当な入力部に接続される
。オゾソヨンＩＩで乗数１−２−２に割当てられたタッ
グは状態レジスタＺ１の出力部の１つ前の段１）４に設
けられている。したがって乗算回路ｍ１はこれら２個の
タッグを備えている。

減算器Ｓ１の機能および乗算回路ｍ１の機能の一部はデ
ジットコングリメンタａｅ７　　の出力部に配置された
段ｂ２およびこの段ｂ２の出力部ならびに符号信号中継
器ｖＷｌの出力部に設けられた段ｂ１の特別の配置によ
って実現される。段ｂ１からの出力はしたがってυ日算
器ｌ′Ｉｄ２に与えられる。

Ｓｌ、ｍｌの特別の構成は減Ｗ−（ｉ−２−ｒ）が加算
＋（２−ｒ−１）として行なわれることによる。

第１１図Ｃの潰下行に示された２個の状態レジスタｚ２
＋ｚＪは共に段ｂ４によって構成されており、そのよう
な２９個の段ｈ４が設けられている（図ではこれらは２
２個の連続する段２２×ｂ４とその前の１段ｂ４とその
後のｂ４゜２Ｘｂ４，３Ｘｂ４（７）６段とに分けて示
されている）。

乗算回路ｍ２の機能の残部は符号信号中継器ｖ　ｗ　２
および段ｂ２によって実現され、その段ｂ２は符号信号
中継器ｖ　ｗ　２にその減数入力部が接続されている。

一方その被減数人力部は状態レジスタｚ　２　＋　ｚ　
３の最後の３段の前のタップに接続されている。段ｂ２
の出力は別作器ａｄ２の他方の人力部に結合されている
。

状態レジスタｚ　２　＠−ｚ　、？の最初の段ｂ４の出
力部はデジットコングリメンタｓｅ３　　の入力部に接
続され、このデジットコングリメンタｓｅ３は１１個の
段す、夕を有し１、その出力部は減算器Ｓ３の減数入力
部に接続されている。減算器Ｓ３の被減数入力部は追カ
ロの減算段ｂ２の出力部に接続され、この追加の減算！
”９−　ｂ　２は符号信号中継器ｖ　ｗ　３および２個
の入力部が接続されているタッグと共に乗算回路ｍ３の
機能を実現している。このためにまた１０個の段ｂ５を
備えた追カロのデジットコンプリメンタ８８３′が設け
られ（これも最初の段ｂ５とその後の９個の段９×ｂ５
が分離して示されている）、その最初の段ｂ　、５の出
力部であるタラｆは符号信号中継器ｖｗＪ　の２個の人
力部の一方に接続され、ｖｗ３　の他方の入力部はこの
段ｂ５の前の端子、すなわち状態レジスタｚ　２　＋　
ｚ　、９の出力部に接続されている。デジットコングリ
メンタｎｅ３’の出力部は追加の減算器ｂ２の減数入力
部に結合烙れ、追加の減算器ｂ２の被減数入力部は符号
信号中継器ｖ　ｗ　、？　の出力部に接続されている・
減算器Ｓ３の出力部は第４の加算器ａｄ４　の一方の入
力部に接続され、この加算器ａｄ４　の出力部は直列・
並列変換器［ＩＷの人力部に結合されている。この変換
器ｓ’ｗは全部で４１個の段ｂ４を有し、その直列出力
部は第４の加算器ａｄ４　　の他方の入力部に接続され
ている。乗η゛回路ｍ４の機能は、図示のトランジスタ
により最初の１４個の没から信号を取出すことによって
行なわれる。２つのオプションＩ　、　ＴＩ　Ｌｌ’　
ｆ：ソ１示のように追加のトランジスタにＬｖ′）隣１
妾する股間の出力部を切換えることによって行／、ＣＩ
コｊする。

状態レジスタｚ１に関連する→Ｊ”ブ回路Ｌｊ、　９８
１１図Ｃでは１点鎖線で他の一リーブ回路と分けられて
いる。左上部の１点鎖線で分けられた部分のサブ回路は
第１２図Ｃに示すデータノフトイ言号ｆｓｌ　　および
同図ｄに示すデータ保持イ言号ｆｈｌによってクロック
されろ。

第１１図Ｃの左側のサブ回路お上７Ｊデジ・ノトコ／プ
リメンタｔ＋ｅ３　は２点鎖線によって他Ｑ）サブ回路
と分離されている。それはこれらのサブ回路が第１２図
ｇに示されたデータシフト信号ｆｓ３　および同図りに
示されたデータ保持信号ｆ　ｈ　３　　によってクロッ
クされることを示している。

第１２図のｉ乃至ｐは符号中継信号ｆｗ１＋ｆｗ７’；
　ｆｖｔ２＋　ｆｗ２’　；　ｆｗ３．ｆｗ；？’を示
し、それらは３個の符号信号中継器ｖｗｌ＊ｖｗ２＋ｖ
ｗＪに割当てられている。第１２図ｅおよびｆはデータ
シフト信号ｆｓ２　およびデータ保持信号ｆｈ２を示し
、それらは１点鎖線と２点鎖線との間にあるザブ回路に
供給される。

第１２図のタイミング図６ま、データ保持信号ｆｈｌ、
ｆｈ２．ｆｈ３がまたフィルタサンプリング信号ｆａの
パルスの期間外の位置でＨレベルを有していてもよいこ
、Ｊ：を示している。これはそれぞれの実際の場合に特
別に構成されたフィルタ特性および機能による。

第１１図Ｃから明らかなように任意のデジタルフィルタ
回路が第３図乃至第８図に示す６種の段ｂノ・・・ｂ６
によって実現で：（ることを示している。これら６種の
段の使用け〈冒））ような鳴積回路の有利なレイアウト
を生じる。その集積回路は一方では段ｂ３乃至ｂ６の、
他方では没ｂ１およびｂ２の殆ど同様のセル構造で製作
することができる。実現されるべきフィルタの形式およ
びその特性が最初に挙げた文献によって数値的に決定さ
れた後、本発明は計算されたフィルタ形式に対して回路
を実現するすぐれた手段を提供する。

前に示したように回路はｎチャンネル１ソフアンスメン
トモード絶縁ケ９−１・電界効果トランジスタを使用し
て有利に実現できる。またインバータはデグレノヨン負
荷イソパータが有利である。必要な場合にはｐチャ゛／
ネル玉ンファ／スメ′／トモードトランジスタを１吏用
することも可能であり、その鳴合にはエンファソスメ／
１・負荷トランジスタを使用するとよい。

第１１図Ｃにおいて状態レジスタｙ、　４　Ｋ　対する
４１段の段ｂ４はまた直列・並列変換器ｑｗθ）段でも
あることをイ；ｊけ卯えて置く。

【図面の簡単な説明】

第１図は本発明にするデジタルフィルタ回路の基本的な
実施例のブロック図であり、第２図は２個のフィルタ時
定数の七ソｉ・が可能な別の実施例のブロック図である
。Ｐｆ’：　３図ｐ、至第２３図は第１図および第２図
の個々の回路構成を示し、それにおいて第３図はｊＪｆ
ｌ算器、第４図ｔま減算器、第５図は並列・直列変換器
、第６図（ま状態レジスタ、第７図はデジット＝ｊノプ
リメンク、第８図ｔま符号信号中継？？ｒを示す。第９
図はデジタルフィルタのｎ個の時定数の選択をすること
のできる符号信号中継器の回路図であり、第１ｏ１．１
は第１図乃至第８図の装置に供給上れるクロック信号の
タイミング図である。第１１図は４個の状態Ｉ／レジス
タ有するデジタルフィルタの実施例全示し、第１２図は
第１．１図の実施例に供給されるクロック信号を示す。 ｐｗ・・・並列・直列変換器、ｓｅ・・デジタル・コン
グリメンタ、２・・・状態レジスタ、Ｓ・・・減衰器、
ａｄ・・・加算器、ＶＷ・・・符号信号中継器、ｓｗ　
　・直列・並列変換器、１．２・・・複合ケ゛−ト、１
１−　ｉ６・・・インバータ、ｎ１〜１目ｌ・・・ナン
１゛９素子Ｑ出願人代理人　　弁理士　鈴　圧　武　彦
ｂ３　　　　　　　　　　　　　　　　　　　　　ｂ４
ＦＩＧ、５　　　　　　　　　　　　ＦＩＧ、　６５ ｎ　　ｃ− ｎヒ ＦＩＧ、９ ＦＩＧ、１０ 手続補正書働式） １　・１ｒ件の表示 傷願昭５８−５７７４１号 ２、発明の名称 直列デジタルフィルタ用回路装詔 ：３．補市をする渚 事件との関係　特許出願人 アイティーティー・インダストリーズ・インコーホレー
テッド ／１１代理人 １１所　東にミ都港区虎ノ門１４’＋１２６番５′；Ｊ
　第１７森ビル〒１°５　　電話０３（！’１ｌ１２）
　３１８　］、　（大（ｔ７＜）　　　　　、４゜５、
補正命令の日付 昭和５８年７月２６日

Claims (6)

【特許請求の範囲】
1. （１）　　入力端に配置された並列−直列変換器と、１
   個以上の加算器と、状態レジスタとして使用される１個
   以上のソフトレジスタと、入力データに応じた信号およ
   び少なくとも乗算期間中は一定である係数が被乗数およ
   び乗数として供給される１個以上の乗算回路と、出力端
   に配置された直列−並列変換器とを具備し、フィルタサ
   ンプリング信号の短い・ぐルス期間中に純粋な２進符号
   および２の補数表示で発生するデジタル入力信号を直列
   形式で処理するデジタルフィルタ用回路装置において、 状態レジスタは入力データのデジット数によって決定さ
   れる段数に加えて被乗数のデジット数に等しい段数を有
   し、 並列・直列変換器に続いてデジタルコンプリメンタが配
   置され、それは並列・直列変換器の出力信号のデジット
   数を状態レジスタのデジット数まで増加させるものであ
   り、 乗算回路の機能は前記状態し・ジスタの少なくとも１つ
   の段から取出されたイｒ￥号が入力部に結合される符号
   信号中継器によってソ、−現されており、 フィルタの形式に応じて、減算器の２個の入力部がデジ
   ットコンプリメンタの出力部および状態レジスタの直列
   出力部に接続され、ａｎ算器の２個の人力部が符号信号
   中継器および減算器の出力部に接続されかつ加算器の出
   力部が直列・並列変換器または追加の状態レジスタの入
   力部に接続されるか、 まだは加算器の２個の人力部がデジットコンプリメンタ
   の出力部および状態レジスタの直列出力部に接続され、
   減算器の２個の人力部が符号信号中継器の出力部および
   ｈｎ　Ｗ　器の出力部に接続され、減算器の出力部が直
   列・並列変換器または追加の状態レジスタの人力部に接
   続きれていることを特徴とする１α列デジタルフイ／ｌ
   ／り用回路装置。
2. （２）２相クロツクツステムを使用するレシオ型ダイナ
   ミック年、清電界効果トランジスタ技術により構成され
   ていることを特徴とする特許請求の範囲第１項記載の回
   路装置。
3. （３）　　前記加算器または減算器は。 ３人力の第１のアンド素子（１１）と、３人力の第１の
   オア素子（１５）と、２人力の第２のアンド素子（１２
   ）と２人力の第１のノア素−Ｆ−Ｃ１６）とを具備し、
   第１および第２のアンド素子（１１，１２）の出力部は
   それぞれ第１のノア素子（１６）の人力部の１つに接続
   され、第１のオア素子（１５）の出力部は第２のアンド
   素子（１２）の第１の人力部に接続されている第１の複
   合グー　１−　（１）と、 ２人力の第３のアンド素子（２３）　、Ｊ：、２人力の
   第２のオア素子（２５）と、２人力の第４のアンド素子
   （２４）と２人力の第２のノア素子（２６）とを具備し
   、それら第３および第４のアンド素子（２３，２４）の
   出力部はそれぞれ第２のノア素子（２６）の人力部の１
   つに接続され、第２のオア素子（２５）の出力部は第４
   のアンド素子（２４）の第１の人力部に接続されでいる
   第２の複合ケ゛−）　（２）とを具備し、 第１および第３のアンド素子（７７、２，７）ならびに
   第１および第２のオア素子（１ｓ、ｚｓ）の第１の入力
   部は第１のトランジスタｔ１のチャンネルを経て第１の
   信号入力端子（ａ）に接続されると共に第２のトランジ
   スタｔ２のチャンネルを経てカロ’ｌｌ−器（ａｄ）の
   場合には接地され、減算器（、）の場合には電圧（ｕ）
   を供給され、 第１および第３のアンド素子（Ｊ　７　、　、？　、？
   　）ならびに第１および第２のオア素子＜１５．２５）
   の第２の入力部は第３のトランジスタ（Ｉ３）の１−　
   ？ンネルを経由して加算器（ａｄ）の場合には第２の信
   号入力端子に接続され、減算器（８）　（７）　、１４
   １合には第３のトランジスタ（ｔ　、ｑ　）の−７ヤン
   不ル＋Ｓよび第１のインバータ（ｉＪ）’に経由して減
   数入力端子（ｂ′）に接続されると共に、第４のトラン
   ジスタ（Ｉ４）のチャンネルを経由し−Ｃ／Ｊｌ＋砦器
   （ａｄ）の場合には接地され、減算器（Ｓ）の場合には
   電圧（ｕ）を供給され、 第２のアンド素子（１２）の第２の人力部は第２の複合
   ダート（２）の出力部に接地され、この出力部は第５の
   トランジスタ（Ｉ５）のチャンネル、第２のインバータ
   （１２）および第６のトランジスタ（Ｉ６）のチャンネ
   ルをこの順序に経由して第４のアンド素子（２４）の第
   ２の入力部および第１のアンド素子（１））と第１のオ
   ア素子（１５）の第３の入力部に結合され、それら３つ
   の入力部は第７のトランジスタ（Ｉ７）のチャ／ネルを
   経て接地され、 第１の複合ダート（１）の出力部は第８のトランジスタ
   （Ｉ８）のチャンネルおよび第３のインバータ（Ｉ３）
   をこの順序に経由して加算、減算器の出力部（ａｇ）に
   結合され。 第２の２相りａｙり信号（ｔＳ２）が第５および第８の
   トランジスタ（Ｉ５．Ｉ８）のケ’−１−に供給され、
   フィルタサンプ′リング信号（ｆａ　）が第２、第４お
   よび第７０）　ｌ・ランジスタ（Ｉ２．　ｔ４＋　Ｉ７
   ）のケ゛−トに供給され、データシフトＩｄ号（「−１
   ）が第１．第３および第６のトランジスタ（ｔｌ。 ｔ　３．　ｔ　６）のゲートに供給されることを特徴と
   する特許請求の範囲第２項記載の回路装置。
4. （４）前記並列・直列変換器（ｐｗ）、直列・並列変換
   器（ｓｗ）、デジットコンシリメンタ（ｓｅ）、或は状
   態レジスタ（ｚ）の段が、 第９のトランジスタ（Ｉ９）の：Ｌ）・ソ不ルと、第４
   のインバータ（Ｉ４）と第１Ｏのトランジスタ（ｔｌｏ
   ）のチャンネルと第５のインバータ（Ｉ５）がこの順序
   で直列入力端子（ｅｓ、ｅ）と直列出力端子（ａ８）と
   の間に挿入されている１ビツト遅延段を具備し、 第４のインバータ（Ｉ４）の人力部は第１１のトランジ
   スタ（１１））のチャンネルを経由して変換器（ＰＷ＋
   ｓｗ）の場合には並列入力端子（ｅｐ）に接続され、デ
   ジットコングリメン・り（ｓｅ）の場合には接地され、
   一方、状態レジスタ（Ｚ）の場合には第４のインバータ
   （１４）の入力部は第１２のトランジスタ（ｔｚ２）の
   チャンネル−ｆ：　＝ｖ由して出力端子（ａ８）に接続
   され、 テークシフ１−信号（ｆｓ）が第９のトランジスタ（ｔ
   ９）のダートに供給され、第２の２相りロック信号（１
   ｓ２）が第１０のトランジスタのケ゛−トに供給され、
   フィルタサ°／　７″＋１＋１ソゲ信ｆ　’ａ　）が第
   １１のトランジスタ（ｔｙｙ）のゲートに供給され、デ
   ータ保持信号（ｆｈ）が第１２のトランジスタ（ｔｚ２
   ）のり５−トに供給されていることを特徴とする特許請
   求の範囲第２項記載の回路装置。
5. （５）　　前記符号信号中継器（ｖｗ）において、第１
   の人力トランジスタ（ｅ１２）および、第９のトランジ
   スタ（ｔ９）のチャンネルと第４のインバータ（ｉ４）
   と第１Ｏのトランジスタ（ｔｌｏ）のチャンネルと第５
   のインバータ（ｉ５）とよりなる１ヒツト遅延段がこの
   順序で入力端子＜ｅ）と出力端子（−ｇ）との間に挿入
   され、 第１の人力トランジスタ（ｅｔｌ）と第９のトランジス
   タ（ｔ９）との接続点が第１３のトランジスタ（ｔ　７
   　、？　）のチャンネルを経由して出力端子（ａｇ）に
   接続され、 符号中継信号（ｆ　ｗ　）が第１３の１−ランンスタ（
   ｔ　Ｊ　、ｑ　）のダートに供給されると共に第６のイ
   ンバータ（ｉ６）を経て第１の入力トランジスタ（、ｔ
   ｚ）のダートに供給され、 データソフト信号（ｆ　ｓ）が第９のトランジスタのケ
   ゛−トに供給され、第２の２相りｏ　、７り信号（ｔｓ
   ２）が第１０のトランジスタ（ｔｌｏ）のゲートに供給
   されることを特徴とする特許請求の範囲第２項記載の回
   路装置。
6. （６）　　追加の入力トランジスタ（ｅｔｎ）が、その
   チャンネルが第９のトランジスタ（ｔ９）と状態レジス
   タ（２）の１つの段の出力部との間にそれぞれ挿入され
   るように設けられ、 第６のインバータ（ｉ６）が第１の２人力ノアケ°−ト
   （ｎｌ）によって置換され、 それぞれの追加の入力トランジスタ（ｅｔｎ）はそれと
   関係する別の２人力／アケ゛−１−（ｎｎ）を有し、こ
   のノアケ゛−ト（ｎｎ）は人力トランジスタ（ｅｔｎ）
   のダートを駆動し、 符号中継信号（ｆＷ）が／アゲー１−’（ｎ　Ｊ−ｎｎ
   ）の第１の入力部に供給され、ｎ個のフィルタ選択信号
   （ｆｋｌ・・・ｆｋｎ）の１つが各／アケ゛−ト（ｎｌ
   ・・・ｎｎ）の第２の入力部に供給されろことを特徴と
   する特許請求の範囲第５項記載の回路装置。