JPS5965377A - アドレス制御方法およびその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、複数のデータを周期的に反復して使用のうえ
、積または和の演算、あるいはサンプリング、符号化、
復号化等の信号処理を高速によシ行なう場合、データを
アクセスする記憶装置のアドレス指定に用いられるアド
レス制御方法およびその装置に関するものである。

第１図は、従来のアドレス制御方法の原理図であシ、ア
ドレス制御装置ＡＤＣか□□□Ｈビットからなるアドレ
ス信号ｂＯ〜ｂＨ−１がメモリ装置ＭＭのアドレス入力
へ与えられ、このアドレス信号と対応するｍ個の記憶領
域においてデータのアクセスが行なわれ、これによって
アクセスされるデータに基づき各種の信号処理が行なわ
れるものとなっている。

なお、この場合Ｈビットのアドレス信号ｂＯ〜ｂＨ−１
によって指定される記憶領域の数ｍは、ｍ＝：　２Ｈ−
１となる。

また、この種の信号処理の一例として線形予測符号化が
あシ、この符号化処理には、過去のいくつかのサンプル
点における信号値から予測し「；値を用い、残差信号を
符号化することが行なわれている。

第２図は、線形予測符号化における信号の流れ図であシ
、入力信号ｘｔと予測信号へとを減算器ＳＵＢへ与え、
次式の演算によシ時刻ｔにおける残差信号ｅｌｔを求め
ている。

＠　ｊ”ＸｔＸｔｌｌ　＠　＠　ａ　＊　ｅ　＊　（１
）との残差信号ｅｔは、符号化器Ｃへ与えられ、符号化
残差信号ｒｔとなったうえ出力ＯＵＴへ送出されるが、
同時に加算器ＡＤへ与えられ、予測信号ｘｔとによシ次
式の演算が行なわれ、符号化器△ 号ｘｔが求められる。

Δ　　　〜　　　へ ｘｔ＝　ｘｔ−４−ｅｔ　　ｅ拳・・・・・　（２）△ また、符号化信号ｘｔは線形予測器Ｐへ与えられ、こ＼
において、ｎ次の線形予測係数α１〜αｎ△　　　　　
△ と、過去におけるｎ個の符号化信号Ｘｔ−１〜ＸＩ−。

隙づく次式の演算が行なわれ、予測信号ｘｔが求められ
る。

なお、前述の線形予測符号化処理においては、予測信号
Ｘｔの導出に、一般的にはメモリ装置中△ の線形予測係数αにと、符号化信号Ｘ１．、−）ｃとの
積和演算が行なわれておシ、この際、符号化信号△ ｘｔ−にユ、符号化のステップが進行するのに伴ない逐
次新らたなデータを使用するため、過去のデータが逐次
に不要となることによル、符号化信号ｘｔ−ｋに対する
アドレス指定は、開始アドレス番号を一つづ＼変化させ
ながら更新し、ｎ回のインクリメントを反復するものと
なっている。

しかし、この手法では、開始アドレス番号が増加する一
方であり、メモリ装置の容量を最小とする目的上、第１
表にメモリ装置の内容を示すとおシ、一般にｎ個のアド
レスへｎ個の符号化信号を示すデータを格納し、逐次不
要となった過去のデータを新らたなデータによシ置換す
る操作を行なうものとなっている。

第１表 したがって、アドレス指定に際し、アドレス番号を一つ
づ＼増加させると共に、周期ｎによシアドレス指定を循
環させるととが必要となって＞、）、従来は第３図に示
す構成のアドレス制御装置が用いられていた。

同図は機能的なブロック図であり、ｎ個めアドレスを有
するメモリ装置に対し、周期ｎによって循環するアドレ
ス指定を行なうものとすれば、レジスタＲ１にアドレス
番号の増分１をセットし、レジスタＲ２，Ｒｓに初期ア
ドレス番号Ｏをセット口、カッ、レジスタＲ４にアドレ
ス指定の循環領域における最鼾アドレス番号をセットし
、レジスタＲ５にｎ−１をセットすると共に、カウンタ
Ｃ１，Ｃ２をリセットしてから第１周期の動作を開始さ
せる。

すると、レジスタＲ３の初期アドレス番号が加算器ＡＤ
ＤにおいてレジスタＲ１の増分と加算され、つぎのアド
レス番号となってから、セレクタＳＥＬを介してレジス
タＲ３へ与えられ、これの内容が更新されると共に、こ
の動作を反復するため、レジスタＲ３からの出力ＯＵＴ
には、逐次増分によって増加するアドレス番号が得られ
る。

また、カウンタＣ２は、レジスタＲ３の内容が更新され
る度毎に一つづ＼インクリメントされ、これの内容がｎ
−１と等しくなれば、比較器ＣＯＭＰ２が一致出力を送
出して制御回路Ｃ０ＮＴ２を動作させ、図上省略した径
路によシカウンタＣ１を一つづ＼インクリメントすると
共に、セレクタＳＥＬの入力を加算器ＡＤＤからカウン
タＣ１の出力へ切替えるため、レジスタＲ３の内容はカ
ウンタＣ１の内容によシ更新される。

なお、セレクタＳＥＬは、カウンタＣ１の内容によシレ
ジスタＲ３の内容が更新された直後に、再び加算器ＡＤ
Ｄの出力を選択する。

このため、第２周期における最初のアドレス番号を示す
カウンタＣ１の内容がレジスタＲ３へ与えられた後、こ
れを基準として増分との加算が反復され、上述と同様、
逐次増加するアドレス番号が送出される。

また、カウンタＣ２の内容がレジスタＲ５の内容表等し
くなる前に、すなわち周期の中間においてレジスタＲ３
の内容がｎ−１となシ、レジスタＲ４の最終アドレス番
号に等しくなれば、比較器ＣＯＭＰ１が一致出力を生じ
て制御回路Ｃ０ＮＴｓを動作させ、セレクタＳＥＬの入
力を加算器ＡＤＤからレジスタＲ２の出力へ切替えるた
め、レジスタＲ３の内容は、レジスタＲ２の初期アドレ
ス番号０にょ力更新される。

なお、セレクタＳＥＬは、レジスタＲ２の内容によシレ
ジースタＲ３の内容が更新された直後に、再び加算器Ａ
ＤＤの出力を選択するため、初期アドレス番号を基準と
して増分との加算が反復され、この結果がレジスタＲ３
から送出される。

したがって、以上の動作を反復することにより各周期の
循環するアドレス番号が発生され、このアドレス番号は
第２表に示す線形予測符号化用のものとなる。

第２表 すなわち、カウンタＣ１の内容がＯの第１周期において
は、カウンタＣ２の内容とアドレス番号とが一致するも
のとなるが、カウンタＣ１の内容が１の第２周期におい
ては、カウンタＣ２の内容に対し、開始アドレス番号が
１となシ、かつ、終了アドレス番号が０となシ、カウン
タＣ１の内容によって示される循環周期が歩進する度毎
に、各周期の開始アドレス番号が一つづ＼増大し、これ
を基準として各周期におけるアドレス番号の増加が行な
われる。

しかし、第３図の構成による場合には、アドレス番号が
最終アドレス番号と々る度毎に、比較器ＣＯＭＰ１およ
び制御回路Ｃ０ＮＴｔによるセレクタＳＥＬの制御を必
要とし、回路規模が大と々る欠点を生ずる。

なお、前述の制御をソフトウェアによシ行なえば、回路
規模は小となるが、条件ジャンプ命令等に多くのプログ
ラム社ツブを要し、これの実行に要する所要時間が大と
なシ、高速により線形予測符号化を行なうことが不可能
となる欠点を生ずる。

本発明は、従来のか＼る欠点に鑑みてなされたものでｓ
ｂ、簡単な演算によって必要とするアドレス番号を発生
するアドレス制御方法を提供することを第１および第２
の目的とし、簡単な構成の回路のアドレス番号を発生す
るアドレス制御装置を提供することを第３の目的とする
本のである。

第４図は、本発明の原理を示す図であシ、同図ム門 （、）のとおシ、全記憶領域数ｍ　＝　２　　　を有す
る装置ＭＭにおける記憶領域数ｎ＝２１−１の記憶領域
ＭＥに対し、アドレス制御回路ＡＤＣからのＨビットか
らなるアドレス信号ｂＯ〜ｂＩ（−１によりアドレス指
定を行なう場合、記憶領域数ｍ＝２”−”を有する記憶
領域ＭＥの最小アドレス番号をＡＯ１最大アドレス番号
をＡｙｌ−１（たソしｎ−２）とすれば、同図（ｂ）に
よシ示されるとおり、アドレス番号Ａｎ−１を一つ増加
させれば、アドレス番号はＡｎ　とならず自ずからＡＯ
となシ、アドレス番号を逐次増加させれば、アドレス番
号は周期ｎによシ循環するものとなる。

なお、増加量の如何にか＼わらず、アドレス番号の循環
は同様となる。

第５図は、第４図（ｂ）の記憶領域ＭＥＫ、おけるアド
レス番号の循環を直線的に展開して示す図であシ、（ａ
）は循環が加算によシ行なわれる場合、（ｂ）は循環が
減算によシ行なわれる場合を示し、記憶領域の最小アド
レス番号がＡｏ、最大アドレス番号がＡｎ−１，前アド
レス番号がＤｏ　（たソしＡＯ＝−〇≦Ａｎ−１）、　
　演算によって求める現在のアドレス番号がＤｌまたは
Ｄ２（だドしＡ　Ｏ（Ｄ　１　＜Ａｎ−、。

またはＡｏ（Ｄ２（ＡＨ−ｘ）、増加量が１１（た譬し
１１＞Ａｎ−１−１）ｏ　）、減少量がＩ２　（たソし
Ｉ２　〉ＤＯ−Ａｏ）　　と表つてお！Ｄ、（、）にお
いては、前アドレス番号１）ｏへ増加量１１を加えれば
ＤＯ＋１１となシ、これが現在のアドレス番号Ｄｌとな
るが、　増加量１１には、前アドレス番号ＤＯと最大ア
ドレス番号Ａｎ−ｔ　との差Ａｎ−１−ＤＯおよび、記
憶領域を１循するためによって生ずる最大アドレス番号
Ａｎ−１と最小アドレス番号ＡＯとの差Ａｎ−ｆ−ＡＯ
が含まれていることによ、！ｌ’　、Ｄ　Ｏ＋Ｉ　１と
これの直前における最大アドレス番号Ａｌ−ｔとＱ試１
ｌ−（ＡＨ−ｘ−ＡＯ）　−（Ａｎ　−１−Ｄｏ　）と
なッテイル。

このため、最小アドレス番号Ａｏと現在のアドレス番号
Ｄｉとの差もＩ　１−（Ａｎ−１−Ａｏ）−（Ａｎ−ｔ
　−１）−ｏ　）となシ、現在のアドレス番号Ｄ１には
この差が最小アドレス番号ＡＯに加えられるものとなる
ことによシ、循環回数をｋ（た’Ｎｌ、に一Ω、１．２
・・・）とすれば、一般的に次式が成立する。

ＤＩ＝ＡＯ＋［Ｉ　１−ｋ（Ａｎ−１−ＡＯ）−（Ａｎ
−１−ＤＯ）］・・・・＠−・　（４） また、（ｂ）においては、前アドレス番号ＤＯ／−５減
少量■２を加えればＤＯ＋Ｉ２となり、これが現在のア
ドレス番号Ｄ２となるが、減少量Ｉ２には、前アドレス
番号ＤＯと最小アドレス番号との差、ＤＯ−Ａ　ａおよ
び、記憶領域を１循理することによって生ずる最大アド
レス番号Ａｎ−１と最小アドレス番号ＡＯとの差Ａｎ−
１−ＡＯが含まれており、］）ｏ＋Ｉ２とこれの直後に
おける最大アドレス番号Ａｎ−１との差は、Ｉ２−（Ａ
ｎ−１−ＡＤ）−（Ｄｏ−Ａｏ）となる。

このため、最大アドレス番号Ａｎ−１と現在のアドレス
番号Ｄ２との差もＩ２−（Ａｎ−１−Ａｏ）−（ＤＯ−
ＡＯ）となシ、現在のアドレス番号Ｄ２はこの差を最大
アドレス番号から減じたものとなることによシ、循環回
数をｋ（たソしに＝０．１．２・・・）とすれば、一般
的に次式が成立する。

１）２４１−１−（Ｉ２−ｋ（Ａｎ−１−Ａｏ）−（１
）ｏ−ＡＯ））１］ｅ・・・（５） したがって、（４）式または（５）式の演算を演算回路
またはソフトウェアにより実現すれば、現在のアドレス
番号Ｄ１またはｐ２を逐次求めることができ。

る。

第６図は、第５図において示される思想を導入したアド
レス制御装置の機能的なブロック図であシ、第１のレジ
スレＲ１１が設けられ、これの出力が加算器ＡＤＤの一
方の入力へ与えられており、これの出力は論理積回路計
りの一方の入力へ与えられていると共に、同回路ＭΦの
出力はセレクタＳＥＬの一方の入力を介して第２のレジ
スタＲ１３へ与えられている。

また、レジスタＲ１ａの出力は出力ＯＵＴへ送出される
と共に、加算器ＡＤＤの他方の入力へ与えられておシ、
論理積回路にΦの他方の入力には第３のレジスタＲ１２
の出力が与えられ、これらによシ基本的な回路が構成さ
れている。

なお、セレクタＳＥＬの他方の入力には第１のカウンタ
Ｃ１の出力が与えられている一方、第４のレジスタＲ１
４と第２のカウンタＣ２とが設けられ、これらの出力が
比較器ＣＯＭＰの内入力へ与えられており、内入力の一
致により比較器ＣＯＭＰが一致出力を生じ、これによっ
て制御回路Ｃ０ＮＴを動作させ、セレクタＳＥＬに論理
積回路ＡＮＤからカウンタＣ１の出力への切替えを行な
わせるものとなっている。

こ＼において、線形予測符号化に必要な周期ｎによシ循
環するアドレス番号を出力ＯＵＴから得るには、レジス
タＲ１１に増加量■１または減少量Ｉ２に相当する増分
１をセットし、レジスタＲ１ｚに循環周期ｎ（た’：　
Ｌ　ｎ　＝　２１−１）を示す下位の■ビットがすべて
１１′′であシ他は１０′のデータをセラかつ トレメｔジスタＲ１３に初期アドレス番号Ｏをセット口
、レジスタＲ１４に最大アドレス番号ｎ−１を示すデー
タをセットすると共に、カウンタＣ１、Ｃ２をリセット
してから第１周期の動作を開始させる。

すると、レジスタＲ１３の内容は前アドレス番号Ｄｏ　
　として加算器ＡＤＤによシ増加量が加算され、ＤＯ＋
１１またはＤＯ＋Ｉ２　　に相当する本のとなったうえ
、論理積回路ＡＮＤによシ下位のＸ′１“を示す各ビッ
トとの論理積が取られ、現在のアドレス番号Ｄ１まだは
Ｄ２　　となってからセレクタＳＥＬを介してレジスタ
Ｒ１３へ与えられ、これの内容を更新した後、出力ＯＵ
Ｔから現在のアドレス番号Ｄ１ｉたはＤ２として送出さ
れる。

また、カウンタＣ２は、レジスタＲ１３の内容が更新さ
れる度毎に一つづ＼インクリメントされ、これの内容が
レジスタＲ１４の内容と等しくなれば、比較器ＣＯＭＰ
が一致出力を送出して制御回路Ｃ０ＮＴを動作させ、図
上省略した径路によシカウンタＣ１を一つづ＼インクリ
メントすると共に、セレクタＳＥＬを制御してカウンタ
Ｃ１の出力を選択させる。

このため、レジスタＲ１３の内容はカウンタＣｓの内容
によシ更新され、これが第２周期における開始アドレス
番号となる。

たソし、セレクタＳＥＬは、カウンタＣ１の内容によシ
レジスタＲ１３の内容が更新された直後、再び論理積回
路ＡＮＤの出力を選択するた検、開始アドレス番号を基
準とした加算が加算器ＡＤＤにおいて行なわれ、逐次増
加する現在のアドレス番号が送出され、以上の動作を反
復する。

なお、第６図においては、加算器ＡＤＤの出力を論理積
回路ＡＮＤを通過させ、レジスタＲ１２の内容との論理
積を取ることによシ下位からＩビット目の桁上げが無視
され、自動的に最小アドレス番号０がレジスタＲ１３へ
与えられる。

したがって、第３図において必要としたレジスタＲ４、
比較器Ｃ０ＭＰｔ、制御回路Ｃ０ＮＴｔおよびレジスタ
Ｒ２等が不要となシ、簡単な構成によシ、第２表に示す
線形予測符号化用のアドレス番号を高速に発生すること
ができる。

また、（４）式または（５）式を用いれば、簡単な演算
によシ線形予測符号化用のアドレス番号を得ることがで
きるため、演算所要時間が短縮され、高速に必要とする
アドレス番号を発生させることができる。

た譬し、第６図において、線形予測符号化を１回のみ行
なう場合は、セレクタＳＥＬを削除してもよく、これに
応じてレジスタＲ１４、カウンタＣ１゜Ｃ２、比較器Ｃ
ＯＭＰおよび制御回路Ｃ０ＮＴを削除することができる
。

以上の説明によシ明らかなとおシ本発明によれば、デー
タを周期的に反復して使用する信号処理を行なう場合、
プログラムのステップ数が減少し高速処理が実現する一
方、制御装置の回路規模が縮小され、集積回路化に際し
てチップ面積が小となシ、各種のディジタル式信号処理
装置において顕著な効果が得られる。

【図面の簡単な説明】

第１図は従来のアドレス制御方法の原理図、第２図は線
形予測符号化における信号の流れ図、第３図は従来のア
ドレス制御装置を示す機能的なブロック図、第４図は本
発明の原理図、第５図はアドレス番号の循環を直線的に
展開して示す図、第６図は本発明の実施例を示すアドレ
ス制御装置の機能的なブロック図である。 ＭＭ・・・・メモリ装置、ＭＥ・・４・・記憶領域、Ａ
Ｏ・・・曇最小アドレス、Ａｈ−】　　・・・・最大ア
ドレス、Ｒ１１〜Ｒ１ａ・・・・レジスタ、ＡＤＤ・・
・・加算器、ＡＮＤ−・・・論理積回路。 特許出願人　日本電信電話公社 代理人　山　川　政　樹 第１図 第２図 第３図 １０［ ＬＪＴ 第５図 （０） （ｂｌ 第６図 ＵＴ

Claims (3)

【特許請求の範囲】
1. （１）アドレス番号の指定を行なってメモリ装置の記憶
   領域を使用するアドレス制御方法において、前記々憶領
   敢におけるアドレス番号中の最小アドレス番号をＡＯ１
   最大アドレス番号をＡｎ−ｔとし、かつ前アドレス番号
   をＤｏ（た’ｆ、　Ｌ　Ａ　ｏ≦Ｄｏ≦ＡＨ−ｔ）、増
   加量をＩｓ（たソしＩｔ）Ａｎ−ｔ→０）としたとき、
   現在のアドレス番号ＤＩ（た讐しＡｏ（Ｄｌ（Ａｎ−ｔ
   　）を Ｄ　１＝ＡＯ＋（ｌｌ−ｋ（Ａｎ−１−Ａ（＋）−（Ａ
   ｎ−ｔ−Ｄｏ））　（たソしに＝ｏ、１．２・・・） によって求めることを特徴とするアドレス制御方法。
2. （２）アドレス番号の指定を行なってメモリ装置の記憶
   領域セーするアドレス制御方法において、前記々憶領域
   におけるアト・レス番号中の雇小アドレス番号を八〇、
   最大アドレス番号をＡｎ−１とし、かつ、前アドレス番
   号をＤｏ（た’ｆＬＡｏ≦ＤＯ≦Ａｒ１−１　）、減少
   量をＩ２（たソしＩ２＞ＤＯ−Ａｏ）としたとき、現在
   のアドレス番号Ｄ２（たソしＡ　Ｏ＜Ｄ　２（Ａｎ−１
   ）をＤｚ＝＝Ａｎ−ｔ−（Ｉｚ−ｋ（Ａｎ−ｔ−Ａｏ）
   −（Ｄｏ−Ａｏ）　　（たｙしに＝ｏ、１．２、・・・
   ） によって求めることを特徴とするアドレス制御方法。
3. （３）第１および第２のレジスタと、前記第１のレジス
   タの出力が一方の入力へ与えられる加算器と、該加算器
   の出力が一方の入力へ与えられかつ前記第２のレジスタ
   の出力が他方の入力へ与えられる論理積回路と、該論理
   積回路の出力が与えられかつ自己の出力を前記加算器の
   他方の入力へ与える第３のレジスタとを備えたことを特
   徴とするアドレス制御装置。