JPS5965788A - タイマ・カウンタ - Google Patents
タイマ・カウンタInfo
- Publication number
- JPS5965788A JPS5965788A JP57177066A JP17706682A JPS5965788A JP S5965788 A JPS5965788 A JP S5965788A JP 57177066 A JP57177066 A JP 57177066A JP 17706682 A JP17706682 A JP 17706682A JP S5965788 A JPS5965788 A JP S5965788A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- signal
- reference time
- bit
- time signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000005259 measurement Methods 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は一定周期の基準時間信号パルス列を用い、この
パルス数を計測することにより時間計側ヲ行なうタイマ
・カウンタに関する。
パルス数を計測することにより時間計側ヲ行なうタイマ
・カウンタに関する。
タイマ・カウンタの主な構成は基準時間信号（一定周期
の基準信号パルス列）を発生する回路と該信号の変化に
同期してカウン１作を行なうカウンタとから成っている
。基準時間信号パルス列の周期によって計測時間の分解
能が決定する。ｎビットのカウンタを用いれば２．（（
パルス周ＨＡ）の範囲内の時間が計測でき、その分解能
はパルス周期である。
の基準信号パルス列）を発生する回路と該信号の変化に
同期してカウン１作を行なうカウンタとから成っている
。基準時間信号パルス列の周期によって計測時間の分解
能が決定する。ｎビットのカウンタを用いれば２．（（
パルス周ＨＡ）の範囲内の時間が計測でき、その分解能
はパルス周期である。
汎用性のタイマカウンタは多ｎｉ類の計測時間範囲、分
解能をもつことが要求される。ｌ、８１として集積化を
考えると同時にこれらの要求をみたそうとすると、榎数
閘の基準時間信号パルス発生回路およびａ数個のカウン
タとを１チツプ上に設けることになるが、府にカウンタ
を多数設けることはチップサイズ上困難である。
解能をもつことが要求される。ｌ、８１として集積化を
考えると同時にこれらの要求をみたそうとすると、榎数
閘の基準時間信号パルス発生回路およびａ数個のカウン
タとを１チツプ上に設けることになるが、府にカウンタ
を多数設けることはチップサイズ上困難である。
上記の事情をより明確にするために、従来のりイマカウ
ンタの１例を第１図に示して説明する。
ンタの１例を第１図に示して説明する。
基準時間信号発生回路ｌＯから周期がそれぞれ（ｌμｓ
・２μＳ）の組および（４μ８１８μ、）の組の基準時
間信号が発生している。いま（ｌμａｔ２μｓ）の組の
信号を考えると、モードレジスタ２１の設定により選択
回路１１はいずれかの信号を選択して、カウンタ３１は
このパルス列を順次カウントして行く。該カウンタ３１
は８ビツト系では８ビツトの出力を外部端子により出力
している。
・２μＳ）の組および（４μ８１８μ、）の組の基準時
間信号が発生している。いま（ｌμａｔ２μｓ）の組の
信号を考えると、モードレジスタ２１の設定により選択
回路１１はいずれかの信号を選択して、カウンタ３１は
このパルス列を順次カウントして行く。該カウンタ３１
は８ビツト系では８ビツトの出力を外部端子により出力
している。
カウンタ３１のカウンタＦｉ継続的にカウントを続けて
いるが、所望の時間計測は以下のように行なう。すなわ
ち時刻１゛１にカウンタ３１のカウント数をバッファレ
ジスタ４１が１ｆｌｌえば信号８１の立上がり信号の際
に作動しその時刻ｌ１１１のカウント数をラッチしこれ
をＣＰＵ５Ｑでよみとっておく。
いるが、所望の時間計測は以下のように行なう。すなわ
ち時刻１゛１にカウンタ３１のカウント数をバッファレ
ジスタ４１が１ｆｌｌえば信号８１の立上がり信号の際
に作動しその時刻ｌ１１１のカウント数をラッチしこれ
をＣＰＵ５Ｑでよみとっておく。
次に時刻１゛２に再び信号８１の信号でその時刻Ｔ。
におけるカウント数をラッチし、ＣＰＬ１５Ｑでよみと
れば、両者のカウント数の差と選択された基準時間信号
の周期の積から時間間隔が容易にｉｔｔ算される。基準
時間信号は４徨類もあるから、それらの選択によって時
間計測範囲と分解能とを任意に選ぶことができる。
れば、両者のカウント数の差と選択された基準時間信号
の周期の積から時間間隔が容易にｉｔｔ算される。基準
時間信号は４徨類もあるから、それらの選択によって時
間計測範囲と分解能とを任意に選ぶことができる。
さらに時間計測の途中で基準時間信号を変化せしめるこ
とによってよ！ｌｌ複雑な被計測現象に対応した時間計
測も可１１目になる。
とによってよ！ｌｌ複雑な被計測現象に対応した時間計
測も可１１目になる。
しかし用途が広艷になる程、基準時間信号を多数用意し
或いは計測時間範囲を変化するためビット数の異なるカ
ウンタを複数個備えておくなど、回路は榎雑なものにな
り半導体集積回路としてｌチップ上に構成することは困
難になる。特にカウンタを複数個設置するのは集積化の
大゛きな障害になっている。さらにカウンタを駆動する
基準時間信号を切換える場合、例えばｌμＳの基準時間
信号でカウントデータがＯから１９６まで駆動させ、そ
の時点で基準時間信号を２μｓにした場合、カウントデ
ータ数からカウントデータ数に２μｓを乗じただけで＠
喘時間間隔を求めることはできず、切換えた時間までの
カウントデータで補市しなければならない。そのために
は基準時間信号の切換えのときのカウントデータを記１
意しておく回路が必要となり、時に切換えが煩雑な場合
は処理の時間等から事実上対応することが困難になる。
或いは計測時間範囲を変化するためビット数の異なるカ
ウンタを複数個備えておくなど、回路は榎雑なものにな
り半導体集積回路としてｌチップ上に構成することは困
難になる。特にカウンタを複数個設置するのは集積化の
大゛きな障害になっている。さらにカウンタを駆動する
基準時間信号を切換える場合、例えばｌμＳの基準時間
信号でカウントデータがＯから１９６まで駆動させ、そ
の時点で基準時間信号を２μｓにした場合、カウントデ
ータ数からカウントデータ数に２μｓを乗じただけで＠
喘時間間隔を求めることはできず、切換えた時間までの
カウントデータで補市しなければならない。そのために
は基準時間信号の切換えのときのカウントデータを記１
意しておく回路が必要となり、時に切換えが煩雑な場合
は処理の時間等から事実上対応することが困難になる。
本発明の目的は上記の欠点を除去し、−ＩＩ！の基準時
間信号、およびこの基準時間信号により駆動される一個
のバイナリカウンタによって、実質的＼ に分解能、計測時間範囲を異にする複数個の計測動作を
闇単になしうるようにしたタイマカウンタを提供するこ
とにある。
間信号、およびこの基準時間信号により駆動される一個
のバイナリカウンタによって、実質的＼ に分解能、計測時間範囲を異にする複数個の計測動作を
闇単になしうるようにしたタイマカウンタを提供するこ
とにある。
本発明によるタイマカウンタは、それぞれただ一つの基
準時間信号発生回路と、該基準時間信号発生回路からの
パルスを計測し各ビットに−重みづけをしたカウンタと
を備え、該カウンタの出力端子弾に最下位桁からｌＩ！
妾に、あるいは所定の上位の所から前記カウンタのビッ
ト数より少い−ず数のビット数だけ群として配線し、こ
れらの群を複数個設けることにより、各群の出力が周期
を異にする複数の基準時間信号として用いられることを
特徴とする。
準時間信号発生回路と、該基準時間信号発生回路からの
パルスを計測し各ビットに−重みづけをしたカウンタと
を備え、該カウンタの出力端子弾に最下位桁からｌＩ！
妾に、あるいは所定の上位の所から前記カウンタのビッ
ト数より少い−ず数のビット数だけ群として配線し、こ
れらの群を複数個設けることにより、各群の出力が周期
を異にする複数の基準時間信号として用いられることを
特徴とする。
以下本発明を図面を参照して詳しく説明する。
第２図は本発明の一実施例の構成を示すブロック図であ
る。基準時間信号発生回路１０は最も分解能の高い計１
＋１Ｊが要求される場合に用いる最根の周期のパルス列
を発生し、カウンタ３ｏに入力する。カウンタ３０はバ
イナリカウントとして継続してパルス故を計測しつづけ
る。このカウンタ３゜のビット数はバッファレジスタ４
１ｓ４２が８ビツトあればこれよりビット数を多く選ぶ
。従って８ビツトをとり出すカウンタの各ビットの位置
は一つではなくなる。第２図の実線１タリでは例えば第
３図のようにカウンタ３０は図に示すように最下位桁３
０−１から最下位桁３０−１１までの１１個のビット数
を有する。これにより８ビツトのイぎ号線をとり出すの
に最下位桁３０−１から３０−８までと９出す場合（ａ
） 、ビットを１つずらして３〇−２からと９出す場合
（ｂ） 、以下ビットを２つずらす場合（Ｃ） 、ビッ
トを３つずらす場合（ｄ）とし、これらをそれぞれ８ビ
ツトの信号線ａ ＋ ｂ ｙ ｃ ｒ ｄとしてとり出
す。これらの信号線はモードレジスタ２１ｗ２２に記憶
された値に某いヱ・１択回路６１＋６２によりそれぞれ
選択される。いま基準時間信号発生回路がｌμｓであり
信号＠ａが選択されたとすると、２つの時刻で信号８１
の指示によりそれぞれバッファレジスタ４１で各時刻の
カウント数を受は入れラッチし、これを（、：ｉ’ＬＩ
５０によってよみこむことにより２つの時刻間の時間
間隔を計測できる。計測＋ｎｉλ囲は２５６μｓ以内で
分解能１ ／Ｉ Ｓである。次に信号線すが選択された
場合は、３０−２のビットから２μｓ遅れて出力し、３
０−３は４０μｓ遅れる。以下それより上位の各ビット
出力は２μｓを巣立に＃貞して出力されるからあたかも
２μｓの基準時間信号におけると同様の計測が可能であ
る。このとき計測１［α囲は５１２μＳ＋＋岬能は２μ
Ｓである。以下信号１’５ｊ ｃ ＋ ｄについても基
準時間信号が変わるから計測範囲、分Ｗ４能が目的によ
り任意に選定できる。
る。基準時間信号発生回路１０は最も分解能の高い計１
＋１Ｊが要求される場合に用いる最根の周期のパルス列
を発生し、カウンタ３ｏに入力する。カウンタ３０はバ
イナリカウントとして継続してパルス故を計測しつづけ
る。このカウンタ３゜のビット数はバッファレジスタ４
１ｓ４２が８ビツトあればこれよりビット数を多く選ぶ
。従って８ビツトをとり出すカウンタの各ビットの位置
は一つではなくなる。第２図の実線１タリでは例えば第
３図のようにカウンタ３０は図に示すように最下位桁３
０−１から最下位桁３０−１１までの１１個のビット数
を有する。これにより８ビツトのイぎ号線をとり出すの
に最下位桁３０−１から３０−８までと９出す場合（ａ
） 、ビットを１つずらして３〇−２からと９出す場合
（ｂ） 、以下ビットを２つずらす場合（Ｃ） 、ビッ
トを３つずらす場合（ｄ）とし、これらをそれぞれ８ビ
ツトの信号線ａ ＋ ｂ ｙ ｃ ｒ ｄとしてとり出
す。これらの信号線はモードレジスタ２１ｗ２２に記憶
された値に某いヱ・１択回路６１＋６２によりそれぞれ
選択される。いま基準時間信号発生回路がｌμｓであり
信号＠ａが選択されたとすると、２つの時刻で信号８１
の指示によりそれぞれバッファレジスタ４１で各時刻の
カウント数を受は入れラッチし、これを（、：ｉ’ＬＩ
５０によってよみこむことにより２つの時刻間の時間
間隔を計測できる。計測＋ｎｉλ囲は２５６μｓ以内で
分解能１ ／Ｉ Ｓである。次に信号線すが選択された
場合は、３０−２のビットから２μｓ遅れて出力し、３
０−３は４０μｓ遅れる。以下それより上位の各ビット
出力は２μｓを巣立に＃貞して出力されるからあたかも
２μｓの基準時間信号におけると同様の計測が可能であ
る。このとき計測１［α囲は５１２μＳ＋＋岬能は２μ
Ｓである。以下信号１’５ｊ ｃ ＋ ｄについても基
準時間信号が変わるから計測範囲、分Ｗ４能が目的によ
り任意に選定できる。
以上詳しく説明したように従来の方法では基準時間信号
を腹数問元生するだめの分周回路が必要であり、回路は
複雑であり、またカウンタについては２Ｉｌ！！ｉＩの
８ビツトカウンタから１１６ｊの１１ビツトカウンタに
なったから単にピッｌ−Ｈの減少のみならず付属回路等
も節約され、本発明による回路は集積化に最も適したも
のとなっている。また標準基準時間信号は一つであるか
ら第２図で信号線ａ”−ｄの切１実えがあった場合にも
カウンタ自１本のカウントデータｔま有効である。従っ
て信号線の切換はＣＰＵ５０のｔｌｊｌＪ ｎにより行
なわれるので切換回数が計測時間中にかなり多くてもＣ
ＰＵ５０による時間計測の計算は簡単であるという利点
がある。
を腹数問元生するだめの分周回路が必要であり、回路は
複雑であり、またカウンタについては２Ｉｌ！！ｉＩの
８ビツトカウンタから１１６ｊの１１ビツトカウンタに
なったから単にピッｌ−Ｈの減少のみならず付属回路等
も節約され、本発明による回路は集積化に最も適したも
のとなっている。また標準基準時間信号は一つであるか
ら第２図で信号線ａ”−ｄの切１実えがあった場合にも
カウンタ自１本のカウントデータｔま有効である。従っ
て信号線の切換はＣＰＵ５０のｔｌｊｌＪ ｎにより行
なわれるので切換回数が計測時間中にかなり多くてもＣ
ＰＵ５０による時間計測の計算は簡単であるという利点
がある。
第１図の基準時間信号の切換Ｃよ２詞の１δ号、８ｉ１
の切換で、第２図の本発明の実施例では８．（２個の信
号線の切換になりその点複雑となるが、第４図に示すよ
うに１ν１（Ｊ８ＮＥＴ（絶縁形屯界効果トランジスタ
）群を１吏えば周知の技術でｄ易に可能であり、これに
よるチップ面積の増−Ａれ程間須にならない。第４図は
一方の選択回ｍ６．１について示したが、他方の渕択回
路６２も全く同じである。
の切換で、第２図の本発明の実施例では８．（２個の信
号線の切換になりその点複雑となるが、第４図に示すよ
うに１ν１（Ｊ８ＮＥＴ（絶縁形屯界効果トランジスタ
）群を１吏えば周知の技術でｄ易に可能であり、これに
よるチップ面積の増−Ａれ程間須にならない。第４図は
一方の選択回ｍ６．１について示したが、他方の渕択回
路６２も全く同じである。
この図で信号＋１Ｊａｔｂの各８ビツトの信号がモード
レジスタ２１の出力２１’によって切換えられ選択回路
６１の出力６１’としてされる。出力６１’ｌｄバツフ
７レジスタ４１に人力される。
レジスタ２１の出力２１’によって切換えられ選択回路
６１の出力６１’としてされる。出力６１’ｌｄバツフ
７レジスタ４１に人力される。
なお第２図のバッファレジスタ４１＊４２はカウンタ３
０のデータをよみとる機能をもつものとして説明したが
、これをデータを記１ｙｔする機能を有し、記１はされ
たデータとカウンタ３、Ｏの選択指定されたデータでの
直のカウント数の比較を行ない、２つの値が一致した場
合に、一致信号を割込処理全要求する信号としてＣＰＵ
５０に伝達する機能をもった比較器と置換として１吏則
する場合でも本発明による利点は全く損なわれない。
０のデータをよみとる機能をもつものとして説明したが
、これをデータを記１ｙｔする機能を有し、記１はされ
たデータとカウンタ３、Ｏの選択指定されたデータでの
直のカウント数の比較を行ない、２つの値が一致した場
合に、一致信号を割込処理全要求する信号としてＣＰＵ
５０に伝達する機能をもった比較器と置換として１吏則
する場合でも本発明による利点は全く損なわれない。
第１図は従来例を示すブロック図、第２図は本発明の一
央癩例を示すブロック図、第３図は第２図の回路でカウ
ンタ時間間隔の異なるノ（ルス列をと９出す方法を示す
例を肺示した図、第４図は第２図の選択回路を実現する
例を示す図である。 １０・・・・・・基準時間信号発生回路、１１，１２１
６１ｙ６２・・・・・・選択回路、２１，２２・・・・
・・モードレジスタｓ ３０．３１ ＊ ３２・・・
・・・カウンタ、４１゜４２・・・・・・バッファレジ
スタ、５０・・・・・・ｅｔ’ｕ０第１閉 ｙＦ）３圓 第４０
央癩例を示すブロック図、第３図は第２図の回路でカウ
ンタ時間間隔の異なるノ（ルス列をと９出す方法を示す
例を肺示した図、第４図は第２図の選択回路を実現する
例を示す図である。 １０・・・・・・基準時間信号発生回路、１１，１２１
６１ｙ６２・・・・・・選択回路、２１，２２・・・・
・・モードレジスタｓ ３０．３１ ＊ ３２・・・
・・・カウンタ、４１゜４２・・・・・・バッファレジ
スタ、５０・・・・・・ｅｔ’ｕ０第１閉 ｙＦ）３圓 第４０
Claims (1)
- 一定の周期のパルス列を発生する基準時間信号パルス列
からのパルス数を計測し、２つの時刻内のパルス数から
該時刻間の時間をきめるタイマ・カウンタにおいて、そ
れぞれただ一つの基準時間信号発生回路と、該基準時間
信号発生回路からのパルスを計測し各ビットに重みづけ
をしたカウンタとを備え、該カウンタの出力端子群に最
下位桁から直接に、あるいは所定の上位の桁から前記カ
ウンタのビット数より少い一定数のビット数だけ群とし
て配線し、これらの群を複数個設けることにより、各（
洋の出力が周期を異にする複数の基準時間信号として用
いられることを特徴とするタイマ・カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177066A JPS5965788A (ja) | 1982-10-08 | 1982-10-08 | タイマ・カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177066A JPS5965788A (ja) | 1982-10-08 | 1982-10-08 | タイマ・カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965788A true JPS5965788A (ja) | 1984-04-14 |
| JPH0446012B2 JPH0446012B2 (ja) | 1992-07-28 |
Family
ID=16024516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177066A Granted JPS5965788A (ja) | 1982-10-08 | 1982-10-08 | タイマ・カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965788A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250677A (en) * | 1975-10-22 | 1977-04-22 | Yagi Antenna Co Ltd | Directional variable antenna |
-
1982
- 1982-10-08 JP JP57177066A patent/JPS5965788A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250677A (en) * | 1975-10-22 | 1977-04-22 | Yagi Antenna Co Ltd | Directional variable antenna |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0446012B2 (ja) | 1992-07-28 |
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