JPS596652A - 差動論理回路 - Google Patents
差動論理回路Info
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- JPS596652A JPS596652A JP11583282A JP11583282A JPS596652A JP S596652 A JPS596652 A JP S596652A JP 11583282 A JP11583282 A JP 11583282A JP 11583282 A JP11583282 A JP 11583282A JP S596652 A JPS596652 A JP S596652A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/20—Modulator circuits; Transmitter circuits
- H04L27/2032—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ディジタル位相変調またはゲイジタル振幅
位相変調等の差動位相変調を用いて情報の伝送を行なう
通信システムに使用され、入力信号を伝送路信号へ変換
し、−またその逆変換を行う差動論理回路に関するもの
である。
位相変調等の差動位相変調を用いて情報の伝送を行なう
通信システムに使用され、入力信号を伝送路信号へ変換
し、−またその逆変換を行う差動論理回路に関するもの
である。
〈従来技術〉
ディジタル位相変調を用いて信号を伝送する場合、絶対
位相の伝送が困離な点より、搬送波の位相差に情報を持
たせた信号伝送を行なう。これを差動論理方式と呼んで
おシ、送信側では現在送信している搬送波の位相に、次
に送信すべき情報に和尚した位相を加算し、この結果に
よって次の位相を決め、−力受（Ｋ側では現在受信して
いる搬送波の位相と、次に受信される搬送波の位相との
差をとシ、この結果を出力情報としている。これらの操
作は搬送波の位相と位相の和または差の演算を直接性な
うのではなく、搬送波の位相に対応したディジタル情報
同志の間で論理演算を行なうよう、差動論理回路を用い
て行なわれている。との差動論理回路は、２ 進入力符
号を２ 進体送路符号に変換するだめの送信論理回路と
、伝送されてきた２ｎ進伝送路符号を元の２−人カ符号
闇応する２ 進出力符号に変換するための受信論理回路
との総称である。
位相の伝送が困離な点より、搬送波の位相差に情報を持
たせた信号伝送を行なう。これを差動論理方式と呼んで
おシ、送信側では現在送信している搬送波の位相に、次
に送信すべき情報に和尚した位相を加算し、この結果に
よって次の位相を決め、−力受（Ｋ側では現在受信して
いる搬送波の位相と、次に受信される搬送波の位相との
差をとシ、この結果を出力情報としている。これらの操
作は搬送波の位相と位相の和または差の演算を直接性な
うのではなく、搬送波の位相に対応したディジタル情報
同志の間で論理演算を行なうよう、差動論理回路を用い
て行なわれている。との差動論理回路は、２ 進入力符
号を２ 進体送路符号に変換するだめの送信論理回路と
、伝送されてきた２ｎ進伝送路符号を元の２−人カ符号
闇応する２ 進出力符号に変換するための受信論理回路
との総称である。
第１図は４相位相差変調方式（４ＰＳＫ）に用いられる
従来の差動論理回路を示し、同図Ａは送信論理回路、同
図Ｂは受信論理回路である。即ち第１図Ａに示すように
送信ｉ！１ｉｉｌ理回路は、２組の２進入符号号ａ１
、ａｇ はフリップフロップＦＦｌ。
従来の差動論理回路を示し、同図Ａは送信論理回路、同
図Ｂは受信論理回路である。即ち第１図Ａに示すように
送信ｉ！１ｉｉｌ理回路は、２組の２進入符号号ａ１
、ａｇ はフリップフロップＦＦｌ。
ＦＦｇに端子１１からのタイミング信号で読込まれると
共に１ビツト遅延用フリツプフロツプＦＦｉ。
共に１ビツト遅延用フリツプフロツプＦＦｉ。
ＦＦ４に、入力符号より１ビツト（タイミング信号）先
行して出力された伝送路符号す、ｍ−１，ｂ、ｍ−１が
それぞれ読込まれ、これらフリップフロップＦＦ１〜Ｆ
Ｆ４の出力間で、ＮＯＲ回路１ａ〜１ｈＸｏＲ回路２ａ
、２ｂによシ４を法とする和分論理演算を行ない、そ
の演Ｘ結果の情報ｂｌ ｒｂＲによって搬送波の位相
を変化させている。また、第１図Ｂに示すように受信論
理回路は、２組の２進伝送路符号Ｃ１＋０ｇ はフリ
ップフロップＦ Ｆ ｓ 、 Ｆ’ Ｆｓに端子１２の
タイミング信号で読込まれ、そのフリップフロップとの
出力１ビツト遅延用７リツプフロツブＦＦＹ、ＦＦｓに
読込まれる。入力された伝送路符号と１ビット先行して
得られた伝送路符号ｃｌ 、（４ｇ との間で
ＮＯＲ回路４ａ〜４ｈ。
行して出力された伝送路符号す、ｍ−１，ｂ、ｍ−１が
それぞれ読込まれ、これらフリップフロップＦＦ１〜Ｆ
Ｆ４の出力間で、ＮＯＲ回路１ａ〜１ｈＸｏＲ回路２ａ
、２ｂによシ４を法とする和分論理演算を行ない、そ
の演Ｘ結果の情報ｂｌ ｒｂＲによって搬送波の位相
を変化させている。また、第１図Ｂに示すように受信論
理回路は、２組の２進伝送路符号Ｃ１＋０ｇ はフリ
ップフロップＦ Ｆ ｓ 、 Ｆ’ Ｆｓに端子１２の
タイミング信号で読込まれ、そのフリップフロップとの
出力１ビツト遅延用７リツプフロツブＦＦＹ、ＦＦｓに
読込まれる。入力された伝送路符号と１ビット先行して
得られた伝送路符号ｃｌ 、（４ｇ との間で
ＮＯＲ回路４ａ〜４ｈ。
ＯＲ回路５ａ、５ｂによシ４を法とする差分論理演算を
行ない、その結果のａｌ 、ａｇ を出力としてい
る。
行ない、その結果のａｌ 、ａｇ を出力としてい
る。
また第２図は、１６値直交撮幅変詞方式（１６ＱＡＭ）
に用いられる。読み出し専用メモリ（ＲＯＭ）を用いた
差動論理回路で同図Ａは送信論理回路、同図Ｂは受信論
理回路を示す。即ち第２図Ａに示すように送信論理回路
は４系列の２進入符号号ａｓ ＋ ａ ｍ ＋ ｊ
Ｌ ｓ Ｔ Ｊｌ ４ と、１ビツト遅延用７リツ
プフロツプ７を介し、入力符号より１ビット先行して出
力された伝送路符号ｂｌ ｒｂＲ１ｂｓ 、ｂ
４ との間でＲＯＭ８にょ９２組の４を法とする和
分論理演算を行ない、この演算出力情報によシ搬送波の
振幅及び位相を変化させる。
に用いられる。読み出し専用メモリ（ＲＯＭ）を用いた
差動論理回路で同図Ａは送信論理回路、同図Ｂは受信論
理回路を示す。即ち第２図Ａに示すように送信論理回路
は４系列の２進入符号号ａｓ ＋ ａ ｍ ＋ ｊ
Ｌ ｓ Ｔ Ｊｌ ４ と、１ビツト遅延用７リツ
プフロツプ７を介し、入力符号より１ビット先行して出
力された伝送路符号ｂｌ ｒｂＲ１ｂｓ 、ｂ
４ との間でＲＯＭ８にょ９２組の４を法とする和
分論理演算を行ない、この演算出力情報によシ搬送波の
振幅及び位相を変化させる。
また、第２図Ｂに示すように受信論理回路は４Ｍ 列Ｏ
２ＩＡ 伝送路符”ｊ Ｃｓ ” ＋ Ｃ＊ ｍｓ ｃ
ＩＩ ” ｔ ｅ ４ ” ト、１ピツト遅延用フリツ
プフロツプ９を介し、その入力符号よυ１ビット先行し
て得られた伝送路符号ｃ１ｍ″″１．．ｍ−１，、ｍ−
１，０４ｍ″″１ との間で、ＲＯＮｌｏにより２ｍの
４を法とする差分論理演算を行ない、その結果を情報出
力としている。この１６ＱＡＭ用差動論理回路は第１図
に示した４ＰＳＫ用差動嗣理回路を２組用いても同様に
構成することができる。
２ＩＡ 伝送路符”ｊ Ｃｓ ” ＋ Ｃ＊ ｍｓ ｃ
ＩＩ ” ｔ ｅ ４ ” ト、１ピツト遅延用フリツ
プフロツプ９を介し、その入力符号よυ１ビット先行し
て得られた伝送路符号ｃ１ｍ″″１．．ｍ−１，、ｍ−
１，０４ｍ″″１ との間で、ＲＯＮｌｏにより２ｍの
４を法とする差分論理演算を行ない、その結果を情報出
力としている。この１６ＱＡＭ用差動論理回路は第１図
に示した４ＰＳＫ用差動嗣理回路を２組用いても同様に
構成することができる。
このように従来の差動論理回路は、論理演算部分をゲー
ト素子あるいはＲＯＭによシ実現しているが、その回路
構成は送信論理回路と受信論理（ロ）路では異なる回路
構成となっていた。
ト素子あるいはＲＯＭによシ実現しているが、その回路
構成は送信論理回路と受信論理（ロ）路では異なる回路
構成となっていた。
〈発明の概袂〉
この発明の目的は送信論理回路と受信論理回路とを同−
回路構成とした差動論理回路を提供することにある。
回路構成とした差動論理回路を提供することにある。
この発明によれば、差動論理回路の論理演算部分に、あ
らかじめ２ｎ を法とする論理変換則に従った論理変換
情報を書き込んだ記憶素子を備え、この記憶素子のアド
レス入力端子に２ｎ進入力符号あるいは２ｎ進伝送路符
号と、当該記憶素子のデータ出力端子よりｍられる符号
の一部を１ビツト遅延させた符号とを加えることにより
、論理変換情報を当該記憶素子の残余のデータ出力端子
力・ら傅る。
らかじめ２ｎ を法とする論理変換則に従った論理変換
情報を書き込んだ記憶素子を備え、この記憶素子のアド
レス入力端子に２ｎ進入力符号あるいは２ｎ進伝送路符
号と、当該記憶素子のデータ出力端子よりｍられる符号
の一部を１ビツト遅延させた符号とを加えることにより
、論理変換情報を当該記憶素子の残余のデータ出力端子
力・ら傅る。
〈実施例〉
第３図はこの発明の一実施例で、１６ＱＡＭ方式用差動
論理回路を示す。まず第３図を１６ＱＡＭ方式用送信論
理回路とする場合を説明すると、ナチュラル形符号配置
、グレー形符号配置、あるいは回転対称形符号配置のい
ずれかの伝送路符号配置を得ることができる和分論理変
換情報ならびに送信入力符号に対する被演算情報をｉＩ
ｋ′＠込んだ記憶素子２１が設けられる。４系列の２進
入符号号ａ、ｍ、ａ、ｍ、、、ｍ、８４ｍは入力端子２
３を通じて記憶素子２１のアドレス端子ＡｏＡＩＡｆｆ
ｉＡｓにそれぞれ入力される。記憶素子２１の出力端子
Ｄ（ＩＤＩＤｚＤｓよシの和分ｌ！！理変換された４系
列の２進伝送Ｗ’ｒ符号ｂｘ”、 ｂｓ＋−、ｂｓｍ、
ｂ４ｍｔｒｉ 出力ｍ子２４ Ｋ送出される。記憶素
子２１の出力端子Ｄ ４ Ｄ ｓ Ｄ ｍＤ７の出力は
１ピツト遅延累子２５を通じて記憶素子２１のアドレス
端子Ａ ４ Ａ ｓ Ａ ｓ Ａ ？に入力される。
論理回路を示す。まず第３図を１６ＱＡＭ方式用送信論
理回路とする場合を説明すると、ナチュラル形符号配置
、グレー形符号配置、あるいは回転対称形符号配置のい
ずれかの伝送路符号配置を得ることができる和分論理変
換情報ならびに送信入力符号に対する被演算情報をｉＩ
ｋ′＠込んだ記憶素子２１が設けられる。４系列の２進
入符号号ａ、ｍ、ａ、ｍ、、、ｍ、８４ｍは入力端子２
３を通じて記憶素子２１のアドレス端子ＡｏＡＩＡｆｆ
ｉＡｓにそれぞれ入力される。記憶素子２１の出力端子
Ｄ（ＩＤＩＤｚＤｓよシの和分ｌ！！理変換された４系
列の２進伝送Ｗ’ｒ符号ｂｘ”、 ｂｓ＋−、ｂｓｍ、
ｂ４ｍｔｒｉ 出力ｍ子２４ Ｋ送出される。記憶素
子２１の出力端子Ｄ ４ Ｄ ｓ Ｄ ｍＤ７の出力は
１ピツト遅延累子２５を通じて記憶素子２１のアドレス
端子Ａ ４ Ａ ｓ Ａ ｓ Ａ ？に入力される。
記憶素子（ＲＯＭあるいはＲＡＭ）は、８系列アドレス
入力端子ＡＯ−Ａ？及び８系列データ出力端子ＤＯ〜Ｄ
７を備え、２０４８ビット以上の記憶零値を有する。
入力端子ＡＯ−Ａ？及び８系列データ出力端子ＤＯ〜Ｄ
７を備え、２０４８ビット以上の記憶零値を有する。
この回路における和分論理変換則に従った真理値表の一
例を第４図に示す。この第４図の左欄のアドレス入力符
号ＡｏｘＡｙが右欄のデータ出力符号Ｄｏ−１）７とな
るように、あらかじめ送信入力符号ａ１ｍ、ａ２ｍ、ａ
８ｍ、８４ｍと１ピット遅延被演算符号、すなわち１ビ
ット先行して出力された伝送路符号ｂ１ｍ−１，ｂ２ｍ
−１，ｂ８ｍ−１，ｂ４ｍ−１ノスヘテノ入力条件に対
する和分論理変換情報ｂ１ｍ、ｂ、ｍ。
例を第４図に示す。この第４図の左欄のアドレス入力符
号ＡｏｘＡｙが右欄のデータ出力符号Ｄｏ−１）７とな
るように、あらかじめ送信入力符号ａ１ｍ、ａ２ｍ、ａ
８ｍ、８４ｍと１ピット遅延被演算符号、すなわち１ビ
ット先行して出力された伝送路符号ｂ１ｍ−１，ｂ２ｍ
−１，ｂ８ｍ−１，ｂ４ｍ−１ノスヘテノ入力条件に対
する和分論理変換情報ｂ１ｍ、ｂ、ｍ。
ｂａｍ、ｂ４ｍを作威し、これをデータ出力の上位４ビ
ツトならびに下位４ビツトとなるように記憶素子１１に
記憶しておく。その結果、入力端子２３の送信入力符号
と１ビツト遅延累子２５を介して得られた被演算符号す
なわち１ビット遅延伝送路符号とを、記憶素子２１のア
ドレス入力端子Ａ。
ツトならびに下位４ビツトとなるように記憶素子１１に
記憶しておく。その結果、入力端子２３の送信入力符号
と１ビツト遅延累子２５を介して得られた被演算符号す
なわち１ビット遅延伝送路符号とを、記憶素子２１のア
ドレス入力端子Ａ。
〜Ａ７に加えることによりその入力符号に対応した和、
分論理変侠情報及び被演算情報が記憶素子２１のデータ
出力端子Ｄｏ＝Ｄ口ならびにＤ４〜Ｄマに得られる。
分論理変侠情報及び被演算情報が記憶素子２１のデータ
出力端子Ｄｏ＝Ｄ口ならびにＤ４〜Ｄマに得られる。
なお第４図中の伝送路符号及び被演算・１符１号のＹｌ
ｒｎ（ｂｌｒｎ、ｂｇｍ）Ｙｌｒｒｌ（ｂ−１ト４ｍ）
ハ、送信入力符号Ｘ、ｍ（、、ｍ、、、ｍ）、ｘ、ｍ（
ａ、ｍ、８４ｍ）および１ビット遅１ＭＭ３１ＥＦＬｊ
＋Ｙｘｍ−”（ｂ＋”−１，ｂ−−”）。
ｒｎ（ｂｌｒｎ、ｂｇｍ）Ｙｌｒｒｌ（ｂ−１ト４ｍ）
ハ、送信入力符号Ｘ、ｍ（、、ｍ、、、ｍ）、ｘ、ｍ（
ａ、ｍ、８４ｍ）および１ビット遅１ＭＭ３１ＥＦＬｊ
＋Ｙｘｍ−”（ｂ＋”−１，ｂ−−”）。
Ｙｇ”−”（ｂｔｍ−”、ｂｇｍ−”） ヲｆ Ｌ／
−−すｆニラに変換り、り６ト、Ｙｔ”＝（Ｘｓｍ＋Ｙ
ｓｍ−” ） Ｍ ＯＤ ４ 及ヒＹｇｒｎ＝（Ｘ／”
＋Ｙｇ”−”）ＭＯＤ ４ ヲｔｔ’ｌｌ Ｌ、テｍ
ラｔＬだ値をさらにナチュラル・グレー変換したもので
あシ、伝送路符号配置としてはナチュラル形符号配置と
なる’１ＡｉＩ理変換則に従ったものである。ｆｃソし
、グレー〇ナチュラル及びナチュラル・グレー変換につ
いては行わなくてもよい。
−−すｆニラに変換り、り６ト、Ｙｔ”＝（Ｘｓｍ＋Ｙ
ｓｍ−” ） Ｍ ＯＤ ４ 及ヒＹｇｒｎ＝（Ｘ／”
＋Ｙｇ”−”）ＭＯＤ ４ ヲｔｔ’ｌｌ Ｌ、テｍ
ラｔＬだ値をさらにナチュラル・グレー変換したもので
あシ、伝送路符号配置としてはナチュラル形符号配置と
なる’１ＡｉＩ理変換則に従ったものである。ｆｃソし
、グレー〇ナチュラル及びナチュラル・グレー変換につ
いては行わなくてもよい。
次に同じく第３図を１６ＱＡＭ方式用受信論理回路とす
る場合を説明すると、記憶素子２１はナチュラル形符号
配置、グレー形符号配＆あるいは回転対称形符号配置の
伝送路符号を、元の送信入力符号に対応した受信出力符
号に変換する丸めの差分癲１理変換情報ならびに受信伝
送路符号に対する被演算情報が書き込まれ、入力端子２
３には伝送路符号ｃ １”、 （！２”、 ｃｍｍ、
０４ｍカ入力サレす出力端子２４には差分論理変換され
た受信出力゛１、符、・号ａｔｍ、ａｔ”、ａｓｍ、８
４ｍが得られる。
る場合を説明すると、記憶素子２１はナチュラル形符号
配置、グレー形符号配＆あるいは回転対称形符号配置の
伝送路符号を、元の送信入力符号に対応した受信出力符
号に変換する丸めの差分癲１理変換情報ならびに受信伝
送路符号に対する被演算情報が書き込まれ、入力端子２
３には伝送路符号ｃ １”、 （！２”、 ｃｍｍ、
０４ｍカ入力サレす出力端子２４には差分論理変換され
た受信出力゛１、符、・号ａｔｍ、ａｔ”、ａｓｍ、８
４ｍが得られる。
この回路における差分論理変換則に従った真理値表の一
例を第５図に示す。この第５図の左欄のアドレス入力符
号Ａｏ−ｙＡｔが右欄のデータ出力符号Ｄｏ−０７とな
るように、あらかじめ伝送路符号ｃ１ｍ、ｃ２ｍ、ｃａ
ｍ、０４ｍと１ビット遅蝙被演算符号すなわち、その伝
送符号より１ビット先行して得られた伝送路符号ｃ１ｍ
″″ｔ 、 ｃ、ｍ−１、ｃ、ｍ−１、８４ｍ−１のす
べての入力条件に対する差分論理変、換１．．情報ａ１
ｍ、、ｍ、ａ、ｍ、８４ｍを作成し、これをデータ出力
の上位４ビツトに、また伝送路符号Ｃ１ｍ、Ｃ２ｍ、Ｃ
８ｍ、０４ｍがそのままデータ出力の下位４ビツトとな
るように記憶素子２１に記憶しておく。その結果、入力
端子２３の伝送路符号と１ビツト遅延素子２５を介して
得られた被演算符号すなわち１ビット遅延伝送路符号と
を、記憶素子２１のアドレス入力端子ＡＯ−Ａ？に加え
ることにより、当該伝送路符号に対応した差分論理変換
情報及び被演算情報が記憶素子２１のデータ出力端子Ｄ
Ｏ〜Ｄ８ならびにＤ４〜皇〕７に得られる。なお第４図
と同様ＶＣＭ ５ 図中（Ｄ 受４ｇ ＩＪＪ 符号号
ＸＩｍ（ａ −、ａｘｒｎ） 、Ｘｓｍ（ａａ”＋ａ４
ｍ） ’ｄ伝送路符符号ｓｍ（ｃｌ” ＋ｃ２”）、Ｚ
ｚ”（Ｃ，ｍ、 Ｃ４ｍ）と１ビット先行して得られた
伝送路符号Ｚｔｍ−”（ｃ１’−’、 ａｓｍ−”）＋
Ｚｓｍ−”Ｃａｎｍ−” ＋９０４ｍ−１）をグレー拳
ナチュラル変換したあとＸ ｔ ”−（Ｚ ｔ ” Ｚ
ｔ ”−’ ）Ｍ ＯＤ ４ 及Ｄ ｘ２” −（Ｚ
２ｍＺ２”−”）ＩＶＩＯＤ ４を計算して得られた
値をさらにナチュラル・グレー変換したものである。た
ソし、グレー〇ナチュラル及びナチュラル・グレー変換
については行わなくてもよい。
例を第５図に示す。この第５図の左欄のアドレス入力符
号Ａｏ−ｙＡｔが右欄のデータ出力符号Ｄｏ−０７とな
るように、あらかじめ伝送路符号ｃ１ｍ、ｃ２ｍ、ｃａ
ｍ、０４ｍと１ビット遅蝙被演算符号すなわち、その伝
送符号より１ビット先行して得られた伝送路符号ｃ１ｍ
″″ｔ 、 ｃ、ｍ−１、ｃ、ｍ−１、８４ｍ−１のす
べての入力条件に対する差分論理変、換１．．情報ａ１
ｍ、、ｍ、ａ、ｍ、８４ｍを作成し、これをデータ出力
の上位４ビツトに、また伝送路符号Ｃ１ｍ、Ｃ２ｍ、Ｃ
８ｍ、０４ｍがそのままデータ出力の下位４ビツトとな
るように記憶素子２１に記憶しておく。その結果、入力
端子２３の伝送路符号と１ビツト遅延素子２５を介して
得られた被演算符号すなわち１ビット遅延伝送路符号と
を、記憶素子２１のアドレス入力端子ＡＯ−Ａ？に加え
ることにより、当該伝送路符号に対応した差分論理変換
情報及び被演算情報が記憶素子２１のデータ出力端子Ｄ
Ｏ〜Ｄ８ならびにＤ４〜皇〕７に得られる。なお第４図
と同様ＶＣＭ ５ 図中（Ｄ 受４ｇ ＩＪＪ 符号号
ＸＩｍ（ａ −、ａｘｒｎ） 、Ｘｓｍ（ａａ”＋ａ４
ｍ） ’ｄ伝送路符符号ｓｍ（ｃｌ” ＋ｃ２”）、Ｚ
ｚ”（Ｃ，ｍ、 Ｃ４ｍ）と１ビット先行して得られた
伝送路符号Ｚｔｍ−”（ｃ１’−’、 ａｓｍ−”）＋
Ｚｓｍ−”Ｃａｎｍ−” ＋９０４ｍ−１）をグレー拳
ナチュラル変換したあとＸ ｔ ”−（Ｚ ｔ ” Ｚ
ｔ ”−’ ）Ｍ ＯＤ ４ 及Ｄ ｘ２” −（Ｚ
２ｍＺ２”−”）ＩＶＩＯＤ ４を計算して得られた
値をさらにナチュラル・グレー変換したものである。た
ソし、グレー〇ナチュラル及びナチュラル・グレー変換
については行わなくてもよい。
このような、和分論理変換情報ならびに被演算情報を記
憶素子に書き込んだ送信論理回路と、差分！１ｆｉＩ理
変換情報ならびに被演算情報を記憶素子に書き込んだ受
信論理回路とを、同一伝送路の送信（Ｉｌｌ及び受信側
に用い、伝送路においてｖＡシが生じなければ、す々わ
ち前記１６ＱＡＭ方式の場合、ｂｌｍ、 ｂｌ！ｍ、
ｂ、ｍ、 ｂ、ｍ トＣ，ｍ、 ＣＩＩｍ、 Ｃ，ｍ、
Ｃ，ｍ カ等しければ、送信入力符号に一致した受信
出力符号を得ることができる。
憶素子に書き込んだ送信論理回路と、差分！１ｆｉＩ理
変換情報ならびに被演算情報を記憶素子に書き込んだ受
信論理回路とを、同一伝送路の送信（Ｉｌｌ及び受信側
に用い、伝送路においてｖＡシが生じなければ、す々わ
ち前記１６ＱＡＭ方式の場合、ｂｌｍ、 ｂｌ！ｍ、
ｂ、ｍ、 ｂ、ｍ トＣ，ｍ、 ＣＩＩｍ、 Ｃ，ｍ、
Ｃ，ｍ カ等しければ、送信入力符号に一致した受信
出力符号を得ることができる。
第６図はこの発明を適用した２ｎ進差動論理Ｍ路の一般
的構成を示し ２ｎを法とする和分論理変換情報ならび
に被演算情報あるいは２ｎ を法とする差分論理変換情
報ならびに被演算情報を書き込んだ記憶索子３１とｎ系
列の１ビツト遅延紮子３２とが設けられ ２１進符号入
力端子３３よりの入′力符号が記憶索子３１のアドレス
Ａ ｏ ＝Ａｎ −＋に入力され、記憶索子３１の出力
Ｄ ｏ ＝Ｄ ｎ−１は２ｎ進論理変換符号出力端子３
４へ供給される。記憶索子３１の出力Ｄｒ、〜Ｄ２ｎ−
ｔは１ビツト遅延素子３２を通じて記憶索子３１のアド
レス端子Ａｎ〜Ａ２ｎ−１に供給される。
的構成を示し ２ｎを法とする和分論理変換情報ならび
に被演算情報あるいは２ｎ を法とする差分論理変換情
報ならびに被演算情報を書き込んだ記憶索子３１とｎ系
列の１ビツト遅延紮子３２とが設けられ ２１進符号入
力端子３３よりの入′力符号が記憶索子３１のアドレス
Ａ ｏ ＝Ａｎ −＋に入力され、記憶索子３１の出力
Ｄ ｏ ＝Ｄ ｎ−１は２ｎ進論理変換符号出力端子３
４へ供給される。記憶索子３１の出力Ｄｒ、〜Ｄ２ｎ−
ｔは１ビツト遅延素子３２を通じて記憶索子３１のアド
レス端子Ａｎ〜Ａ２ｎ−１に供給される。
〈効 果〉
以上説明したように、この発明によれば差動論理囲路に
用いる記憶素子のデータ出力端子の一部に、残余のデー
タ出力と同一の符号を出力するかまたは入力伝送路符号
と同一の符号を出力することにより、送信論理回路また
は受信論理回路とすることができるので、同一回路構成
で記憶素子の変更のみによって送信論理回路または受信
論理回路が実現できる。従ってこの発明を用いれば差動
論理回路の＃！造ココスト設計コストの低下を図ること
ができる。
用いる記憶素子のデータ出力端子の一部に、残余のデー
タ出力と同一の符号を出力するかまたは入力伝送路符号
と同一の符号を出力することにより、送信論理回路また
は受信論理回路とすることができるので、同一回路構成
で記憶素子の変更のみによって送信論理回路または受信
論理回路が実現できる。従ってこの発明を用いれば差動
論理回路の＃！造ココスト設計コストの低下を図ること
ができる。
第１図は従来の４ＰＳＫ方式用差動論理回路を示す図、
第２図は従来の記憶索子（ＲＯＭ）を用いた１ ６ＱＡ
Ｍ方式用差動論理回路を示す図、第３図はこの発明を用
いた１６ＱＡＭ方式用差動論理回路の一実施例を示す図
、第４図はこの発明における和分論理変換則に従った真
理値表の一例を示す図、第５図はこの発明における差分
論理変換則に従ったＸ理値表の一例を示す図、第６図は
この発明による差動論理回路の一般的構成を示す図であ
る。 ２１．３１：記憶素子、２３ 、３３ ：符号入力端子
、２４，３４：論理変換符号出力端子、２５．３２：１
ビツト遅延素子。 特許出願人 日本電仏電砧公社 代理人 車野 卑
第２図は従来の記憶索子（ＲＯＭ）を用いた１ ６ＱＡ
Ｍ方式用差動論理回路を示す図、第３図はこの発明を用
いた１６ＱＡＭ方式用差動論理回路の一実施例を示す図
、第４図はこの発明における和分論理変換則に従った真
理値表の一例を示す図、第５図はこの発明における差分
論理変換則に従ったＸ理値表の一例を示す図、第６図は
この発明による差動論理回路の一般的構成を示す図であ
る。 ２１．３１：記憶素子、２３ 、３３ ：符号入力端子
、２４，３４：論理変換符号出力端子、２５．３２：１
ビツト遅延素子。 特許出願人 日本電仏電砧公社 代理人 車野 卑
Claims (1)
- （１）２進入符号号を２進伝送路符号に変換したシ、そ
の伝送路符号を元の２ｎ進入力符号に対応する２ｎ進出
力符号に変換したシする差動論理回路において、あらか
じめ２ を法とする論理変換則に従い、論理変換情報を
書き込んだ記憶素子を備えその記憶素子のアドレス入力
端子に、２ 進入力符号あるいは２ 進体送路符号と、
尚該記憶素子のデータ出力端子よシ得られる符号の一部
をｌピット遅延させた符号とを加えることによシ、論理
変換情報を尚該記憶素子の残余のデータ出力端子から得
、アドレス入力端子に帰還するだめのデータ出力端子の
符号は、２ 進体送路符号と同一であるように前記記憶
素子が構成されている差動論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11583282A JPS596652A (ja) | 1982-07-02 | 1982-07-02 | 差動論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11583282A JPS596652A (ja) | 1982-07-02 | 1982-07-02 | 差動論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS596652A true JPS596652A (ja) | 1984-01-13 |
| JPS6347388B2 JPS6347388B2 (ja) | 1988-09-21 |
Family
ID=14672217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11583282A Granted JPS596652A (ja) | 1982-07-02 | 1982-07-02 | 差動論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596652A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116729A (ja) * | 1984-07-02 | 1986-01-24 | キヤノン株式会社 | 眼圧測定装置 |
| JPS62268524A (ja) * | 1986-05-17 | 1987-11-21 | キヤノン株式会社 | 眼圧計 |
| JPS6397140A (ja) * | 1986-10-14 | 1988-04-27 | キヤノン株式会社 | 眼圧計 |
| JPS63125237A (ja) * | 1986-11-15 | 1988-05-28 | キヤノン株式会社 | 眼科装置 |
| US5285458A (en) * | 1990-03-20 | 1994-02-08 | Fujitsu Limited | System for suppressing spread of error generated in differential coding |
| JPH07194557A (ja) * | 1994-10-03 | 1995-08-01 | Canon Inc | 眼科装置 |
| WO2024057926A1 (ja) | 2022-09-16 | 2024-03-21 | 株式会社イナミ | 眼内圧測定用プローブ及び眼内圧計 |
-
1982
- 1982-07-02 JP JP11583282A patent/JPS596652A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116729A (ja) * | 1984-07-02 | 1986-01-24 | キヤノン株式会社 | 眼圧測定装置 |
| JPS62268524A (ja) * | 1986-05-17 | 1987-11-21 | キヤノン株式会社 | 眼圧計 |
| JPS6397140A (ja) * | 1986-10-14 | 1988-04-27 | キヤノン株式会社 | 眼圧計 |
| JPS63125237A (ja) * | 1986-11-15 | 1988-05-28 | キヤノン株式会社 | 眼科装置 |
| US5285458A (en) * | 1990-03-20 | 1994-02-08 | Fujitsu Limited | System for suppressing spread of error generated in differential coding |
| JPH07194557A (ja) * | 1994-10-03 | 1995-08-01 | Canon Inc | 眼科装置 |
| WO2024057926A1 (ja) | 2022-09-16 | 2024-03-21 | 株式会社イナミ | 眼内圧測定用プローブ及び眼内圧計 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6347388B2 (ja) | 1988-09-21 |
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