JPS59687A - 電子時計回路 - Google Patents
電子時計回路Info
- Publication number
- JPS59687A JPS59687A JP57110509A JP11050982A JPS59687A JP S59687 A JPS59687 A JP S59687A JP 57110509 A JP57110509 A JP 57110509A JP 11050982 A JP11050982 A JP 11050982A JP S59687 A JPS59687 A JP S59687A
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- JP
- Japan
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- inverter
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Links
- 230000010355 oscillation Effects 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 10
- 230000003111 delayed effect Effects 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000007493 shaping process Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
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- 230000009467 reduction Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electromechanical Clocks (AREA)
- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電子時計回路に関するものである。
従来の電子時計回路は、第１図に示すように。
水晶発振子】による発振周波数を分局用フリップ７０ツ
ブ群２によシ分周し、この分周出力をモータ波形整形回
路３で波形整形したのち、パンツ７４．５を介してステ
ップモータ６に加えることによシステップモータ６を駆
動し、このステップモータ６により時計針（図示せず）
を回転させるようＫしている。また、目安時刻が来たと
きに目安接点７をオンにしてランプ８を点灯させるよう
になっている。さらに、パワーオンクリア回路９により
電源投入時に分局用フリップフロップ群２１にリセット
するようになっている。このノくワーオン ″クリア回
路９は抵抗ＲよとコンデンサＣ□とインノ（−タＧよと
から構成される。
ブ群２によシ分周し、この分周出力をモータ波形整形回
路３で波形整形したのち、パンツ７４．５を介してステ
ップモータ６に加えることによシステップモータ６を駆
動し、このステップモータ６により時計針（図示せず）
を回転させるようＫしている。また、目安時刻が来たと
きに目安接点７をオンにしてランプ８を点灯させるよう
になっている。さらに、パワーオンクリア回路９により
電源投入時に分局用フリップフロップ群２１にリセット
するようになっている。このノくワーオン ″クリア回
路９は抵抗ＲよとコンデンサＣ□とインノ（−タＧよと
から構成される。
この回路の動作を第２図を参照して説明する。
時刻ｔよで電源投入すると１分局用フリップフロップ群
２等にＭ２図（４）に示すように電源電圧ＶＤＤが加え
られるが、パワーオンクリア回路９の抵抗Ｒ工およびコ
ンデンサＣよの接続点の電圧Ｖａｔ−ｊ＠２図の）に示
すように遅れて立上がることになる。その結果、インバ
ータＧ１は、スレッシュホールドレベルをｖＴＨとした
ときに、出力Ｖｂが＃！２図（Ｑに示すように高レベル
となシ、この高レベルの出力Ｖゎで分局用フリップ７０
ツブ群２がリセットされる。リセット解除後、分局用フ
リップフロップ群２によって分周されたパルスがモータ
波形整形回路３おヨヒハッ７ア４．５を介してステップ
モータニ加えられる。
２等にＭ２図（４）に示すように電源電圧ＶＤＤが加え
られるが、パワーオンクリア回路９の抵抗Ｒ工およびコ
ンデンサＣよの接続点の電圧Ｖａｔ−ｊ＠２図の）に示
すように遅れて立上がることになる。その結果、インバ
ータＧ１は、スレッシュホールドレベルをｖＴＨとした
ときに、出力Ｖｂが＃！２図（Ｑに示すように高レベル
となシ、この高レベルの出力Ｖゎで分局用フリップ７０
ツブ群２がリセットされる。リセット解除後、分局用フ
リップフロップ群２によって分周されたパルスがモータ
波形整形回路３おヨヒハッ７ア４．５を介してステップ
モータニ加えられる。
時刻【２で目安接点゛７がオンとなるとランプ８が点灯
するが、このときに第２図ｐ）に示すようにランプ８に
電流■が流れ、この電流Ｉの初期の突入電流により電源
電圧ＶＤＤが＃Ｉ２図囚に示すように極端に低下する。
するが、このときに第２図ｐ）に示すようにランプ８に
電流■が流れ、この電流Ｉの初期の突入電流により電源
電圧ＶＤＤが＃Ｉ２図囚に示すように極端に低下する。
この電圧が回路の最低動作電圧ＶＤＤ （ｍ ＋ｎ ）
以上であっても電圧Ｖａが第２図（Ｂ）に示ｔ！’）Ｋ
インバータＧよのスレッシュホールドレベルｖＴＨを下
まわることがあシ、この場合に８２図（Ｃ）に示すよう
に高レベルの出力■５が発生し、分局用フリップフロッ
プ群２を誤リセットさせるという問題があった。
以上であっても電圧Ｖａが第２図（Ｂ）に示ｔ！’）Ｋ
インバータＧよのスレッシュホールドレベルｖＴＨを下
まわることがあシ、この場合に８２図（Ｃ）に示すよう
に高レベルの出力■５が発生し、分局用フリップフロッ
プ群２を誤リセットさせるという問題があった。
Ｃ２およびＣ３はコンデンサである。
この電子時計回路は、電圧ドロップが最低動作電圧ＶＤ
Ｄ （ｍ ｓｎ ）以下になると、リセット信号（＃！
２図（Ｃ） ）の有無にかかわらず、この回路は不安定
となるが、曲述のように電圧ドロップが最低動作電圧■
ＤＤ（ｍｌｎ）カラスレッシュホールドレベルｖＴＨま
での場合は回路自体は正常であるにもかかわらすりセッ
ト信号（高レベルの出力Ｖｂ）が出力され分局用フリッ
プ７０ツブ群２が誤リセットされてしまうという欠点が
あった。
Ｄ （ｍ ｓｎ ）以下になると、リセット信号（＃！
２図（Ｃ） ）の有無にかかわらず、この回路は不安定
となるが、曲述のように電圧ドロップが最低動作電圧■
ＤＤ（ｍｌｎ）カラスレッシュホールドレベルｖＴＨま
での場合は回路自体は正常であるにもかかわらすりセッ
ト信号（高レベルの出力Ｖｂ）が出力され分局用フリッ
プ７０ツブ群２が誤リセットされてしまうという欠点が
あった。
このような誤動作を防止するＫは、電源端子（ＶＤＤ）
とＧＮＤ端子との間にコンデンサを挿入することで電圧
ドロップがスレッシュホールドレベルｖＴＨ以下にはな
らないように構成していたが、インバータＧ工のスレッ
シュホールド電圧ｖＴＨのばらつきでそのスレッシュホ
ールドレベルＶＨが高い場合にリセット信号が出力され
るおそれがあり、大容量のコンデンサを必要とし、コス
ト高であシ、しかもスペースを大きく必要とするという
問題がある。
とＧＮＤ端子との間にコンデンサを挿入することで電圧
ドロップがスレッシュホールドレベルｖＴＨ以下にはな
らないように構成していたが、インバータＧ工のスレッ
シュホールド電圧ｖＴＨのばらつきでそのスレッシュホ
ールドレベルＶＨが高い場合にリセット信号が出力され
るおそれがあり、大容量のコンデンサを必要とし、コス
ト高であシ、しかもスペースを大きく必要とするという
問題がある。
したがって、この発明の目的は、畝りセットを防止する
ことができる電子時計回路を提供することである。
ことができる電子時計回路を提供することである。
この発明の一実施例を＃Ｉ３図および第４図に示す。す
なわち、この電子時計回路は、第３図に示すように、目
安接点７のオフオンにそれぞれ応答して開閉するアント
ゲ−）６２ｔ−パワーオンクリア回路９と分局用フリッ
プフロップ群２のリセット端子との間に介挿し、目安接
点７がオンのときには誤動作によりパワーオンクリア回
路９からリセット用の高レベルの出力Ｖｂが発生しても
分局用７リングフロツプ＄２へは入力されないように構
成したものである。Ｇ３はインバータである。
なわち、この電子時計回路は、第３図に示すように、目
安接点７のオフオンにそれぞれ応答して開閉するアント
ゲ−）６２ｔ−パワーオンクリア回路９と分局用フリッ
プフロップ群２のリセット端子との間に介挿し、目安接
点７がオンのときには誤動作によりパワーオンクリア回
路９からリセット用の高レベルの出力Ｖｂが発生しても
分局用７リングフロツプ＄２へは入力されないように構
成したものである。Ｇ３はインバータである。
動作を第４図を参照して説明する。時刻ｔ工で電源投入
すると１分局用フリップフロップ群２等に１ｇ４図（イ
）に示すように電源電圧ＶＤＤが加えられるが、パワー
オンクリア回ｊｌｆ！９０抵抗Ｒ工およびコンデンサＣ
工の接続点の電圧Ｖａは第４図（Ｂ）に示すように遅れ
て立上がることになる。その結果、インバータＧよはス
レンシ≧ホールドレベルヲｖＴＨトしたときに、出力が
第４図（Ｃ）に示すようＫなる。−万、目安接点７がオ
フであるので、インバータＧ３の入力電圧Ｖ。は第４図
（２）に示すように零であり、出力電圧ｖｄｔ′ｉ第４
図（ト）〕に示すようにｖＤＤとなシ、アンドゲートＧ
２が開き、アンドケートＧ、の出力が第４図（Ｆ）に示
すように高レベルとなり、上記パワーオ、ンクリア回路
９の出力■、で分周用フリップフロップ群２がリセット
される。リセット解除後、分局用フリップ７０ツブ群２
によって分局されたパルスがモータ波形整形回路３およ
びバッファ４．５を介してステップモータに加えられる
。
すると１分局用フリップフロップ群２等に１ｇ４図（イ
）に示すように電源電圧ＶＤＤが加えられるが、パワー
オンクリア回ｊｌｆ！９０抵抗Ｒ工およびコンデンサＣ
工の接続点の電圧Ｖａは第４図（Ｂ）に示すように遅れ
て立上がることになる。その結果、インバータＧよはス
レンシ≧ホールドレベルヲｖＴＨトしたときに、出力が
第４図（Ｃ）に示すようＫなる。−万、目安接点７がオ
フであるので、インバータＧ３の入力電圧Ｖ。は第４図
（２）に示すように零であり、出力電圧ｖｄｔ′ｉ第４
図（ト）〕に示すようにｖＤＤとなシ、アンドゲートＧ
２が開き、アンドケートＧ、の出力が第４図（Ｆ）に示
すように高レベルとなり、上記パワーオ、ンクリア回路
９の出力■、で分周用フリップフロップ群２がリセット
される。リセット解除後、分局用フリップ７０ツブ群２
によって分局されたパルスがモータ波形整形回路３およ
びバッファ４．５を介してステップモータに加えられる
。
時刻ｔ２で目安接点７がオンとなるとランプ８が点灯す
るが、このときにランプ８に突入電流が流れ、この突入
電流により電源電圧ＶＤＤが第４図囚に示すように極端
に低下する。この電圧が回路の最低動作電圧ＶＤＤ （
ｍ ｉｎ ）以上であっても電圧Ｖａが第４図の）に示
すようにインバータＧ工のスレッシュホールドレベルＶ
□を下まわることがあシ、この場合に第４図（Ｃ）に示
すように高レベルの出力Ｖｂが発生する。ところが、目
安接点７がオンであるので、インバータＧ３の入力電圧
Ｖ。は第４図（６）に示すように高レベルとなり、出力
電圧ｖｄは零となシ。
るが、このときにランプ８に突入電流が流れ、この突入
電流により電源電圧ＶＤＤが第４図囚に示すように極端
に低下する。この電圧が回路の最低動作電圧ＶＤＤ （
ｍ ｉｎ ）以上であっても電圧Ｖａが第４図の）に示
すようにインバータＧ工のスレッシュホールドレベルＶ
□を下まわることがあシ、この場合に第４図（Ｃ）に示
すように高レベルの出力Ｖｂが発生する。ところが、目
安接点７がオンであるので、インバータＧ３の入力電圧
Ｖ。は第４図（６）に示すように高レベルとなり、出力
電圧ｖｄは零となシ。
アンドゲートＧ、が閉じ、パワーオンクリア回路９の出
力は分局用フリップ７０ツブ＃２へは伝えられないため
誤りセントされることはない。
力は分局用フリップ７０ツブ＃２へは伝えられないため
誤りセントされることはない。
このように構成した結果、目安接点７のオンによりラン
プ８に突入電流が流れて電源電圧ＶＤＤが極端に低下し
、これによりパワーオンクリア回路９からリセット用の
高レベルの出力ｖｂが発生しても、このときはアンドゲ
ートＧ、が閉じているため分局用フリップ７０ツブ群２
へは伝えられず１分局用フリップフロップ群２が誤りセ
ントされることはない。したがって、従来のようなコン
デンサが不要となり、小型化および低コスト化が達成で
き、集積回路化に適している。
プ８に突入電流が流れて電源電圧ＶＤＤが極端に低下し
、これによりパワーオンクリア回路９からリセット用の
高レベルの出力ｖｂが発生しても、このときはアンドゲ
ートＧ、が閉じているため分局用フリップ７０ツブ群２
へは伝えられず１分局用フリップフロップ群２が誤りセ
ントされることはない。したがって、従来のようなコン
デンサが不要となり、小型化および低コスト化が達成で
き、集積回路化に適している。
なお、上記実施例では、分局用フリップフロップ群の出
力でステップモータ６を駆動するようにしたが、液晶等
のデジタル時＃を懺示器を駆動するようにしてもよい。
力でステップモータ６を駆動するようにしたが、液晶等
のデジタル時＃を懺示器を駆動するようにしてもよい。
また、カウンタ回路を駆動することもできる。目安接点
７に代えて単なるスイッチを用いてもよい。また、負荷
としてランプ８に代えてアラーム音発生用のスピーカ等
も考えることができる。
７に代えて単なるスイッチを用いてもよい。また、負荷
としてランプ８に代えてアラーム音発生用のスピーカ等
も考えることができる。
以上のように、この発明の電子時計回路は、電源と、こ
の電源より給電されて作動する発振回路と％前記電源よ
り給電されて前記発振回路の出力を分周する分周回路と
、前記電源投入時に前記分周回路をリセットするパワー
オンクリア回路と、スイッチと、このスイッチのオンに
応答して前記電源より給電される負荷と、前記パワーオ
ンクリア回路と前記分周回路のリセット端子との間に介
在して前記スイッチのオンに応答して閉じるゲートと全
備えているので、分局回路の娯すセッ）ｆ防止でき、し
かも従来のような大容量のコンデンサが不要で小型化お
よび低コスト化を達成でき、集積回路化に適するという
効果がある。
の電源より給電されて作動する発振回路と％前記電源よ
り給電されて前記発振回路の出力を分周する分周回路と
、前記電源投入時に前記分周回路をリセットするパワー
オンクリア回路と、スイッチと、このスイッチのオンに
応答して前記電源より給電される負荷と、前記パワーオ
ンクリア回路と前記分周回路のリセット端子との間に介
在して前記スイッチのオンに応答して閉じるゲートと全
備えているので、分局回路の娯すセッ）ｆ防止でき、し
かも従来のような大容量のコンデンサが不要で小型化お
よび低コスト化を達成でき、集積回路化に適するという
効果がある。
以下、開示技術について説明するが、この開示技術は、
上記この発明の一実施例と同じ目的を達成するものであ
る。
上記この発明の一実施例と同じ目的を達成するものであ
る。
この電子時計回路は、第５図に示すように、１ｇ１図の
パワーオンクリア回路９と分局用フリップフロップ群２
のリセット端子との間にノアゲートＧ４’Ｇ５よりなる
フリップ７０ツブ１０とコンデンサＣ４および抵抗Ｒ３
よりなる微分回路１１を継続状態で介在させたもので、
パワーオンクリア回路９のリセット用の高レベルの出力
Ｖｂで７リングフロツプｌＯｉセツトし、このフリップ
フロップｌＯの出力Ｖ、を微分回路１１で微分して分局
用フリップフロップ群２のリセット端子に入力するよう
にしたものである。
パワーオンクリア回路９と分局用フリップフロップ群２
のリセット端子との間にノアゲートＧ４’Ｇ５よりなる
フリップ７０ツブ１０とコンデンサＣ４および抵抗Ｒ３
よりなる微分回路１１を継続状態で介在させたもので、
パワーオンクリア回路９のリセット用の高レベルの出力
Ｖｂで７リングフロツプｌＯｉセツトし、このフリップ
フロップｌＯの出力Ｖ、を微分回路１１で微分して分局
用フリップフロップ群２のリセット端子に入力するよう
にしたものである。
動作を第６図を参照して説明する。時刻【、で電源投入
すると１分局用７リツプ７０ツブ群２等に第６回置に示
すように電源電圧ＶＤＤが加えられるが、パワーオンク
リア回路９の抵抗ＲよおよびコンデンサＣよの接続点の
電圧Ｖａは１ｇ６図の〕に示すように連れて立上がるこ
とになる。その結果、インバータＧはスレッシュホール
ドレベルｔ−ｖＴＨとしたときに、出力ＶｂがＭ６図（
Ｑに示すようになる。この高レベルの出力■５によシフ
リップフロップ１０がセットされて出力Ｖ、が第６図（
ｑに示すように高レベル出力状態となり、このフリップ
フロップ１０の出力Ｖ、が微分回路１１で微分され、微
分回路１１から第６図（Ｅ）に示す微分出力Ｖが発生し
、これにより分局用フリ７１７０７１群２がリセットさ
れる。リセット解除後１分局用フリソグフＯｙプ群２に
よって分周されたパルスがモータ波形整形回路３および
バッファ４．５を介してステップモータに加えられる。
すると１分局用７リツプ７０ツブ群２等に第６回置に示
すように電源電圧ＶＤＤが加えられるが、パワーオンク
リア回路９の抵抗ＲよおよびコンデンサＣよの接続点の
電圧Ｖａは１ｇ６図の〕に示すように連れて立上がるこ
とになる。その結果、インバータＧはスレッシュホール
ドレベルｔ−ｖＴＨとしたときに、出力ＶｂがＭ６図（
Ｑに示すようになる。この高レベルの出力■５によシフ
リップフロップ１０がセットされて出力Ｖ、が第６図（
ｑに示すように高レベル出力状態となり、このフリップ
フロップ１０の出力Ｖ、が微分回路１１で微分され、微
分回路１１から第６図（Ｅ）に示す微分出力Ｖが発生し
、これにより分局用フリ７１７０７１群２がリセットさ
れる。リセット解除後１分局用フリソグフＯｙプ群２に
よって分周されたパルスがモータ波形整形回路３および
バッファ４．５を介してステップモータに加えられる。
時刻ｔ２で目安接点７がオンとなるとランプ８が点灯す
るが、このときにランプ８に突入電流が流れ、この突入
電流により電源電圧ＶＤＤが第６回置に示すように極端
に低下する。この電圧が回路の゛最低動作電圧ＶＤＤ
（ｍｉｎ）以上であっても電圧ｖａが第６図（８）に示
すようにインバータＧよのスレッシュホールドレベルｖ
ＴＨ”下まわることがあ勺、この場合に第６図（Ｃ）に
示すように高レベルの出力Ｖｂが発生する。ところが７
リツプフロツプｌＯはいったんセットされると、つぎに
セット入力が入っても状態は変化せず、微分回路１１か
ら微分出力は生じず、分局用フリップ７０ツブ群２が誤
リセットされることはない。
るが、このときにランプ８に突入電流が流れ、この突入
電流により電源電圧ＶＤＤが第６回置に示すように極端
に低下する。この電圧が回路の゛最低動作電圧ＶＤＤ
（ｍｉｎ）以上であっても電圧ｖａが第６図（８）に示
すようにインバータＧよのスレッシュホールドレベルｖ
ＴＨ”下まわることがあ勺、この場合に第６図（Ｃ）に
示すように高レベルの出力Ｖｂが発生する。ところが７
リツプフロツプｌＯはいったんセットされると、つぎに
セット入力が入っても状態は変化せず、微分回路１１か
ら微分出力は生じず、分局用フリップ７０ツブ群２が誤
リセットされることはない。
第１図は従来の電子時計回路のブロック図、第２図囚〜
（２）はそのタイムチャー）、１１３図はこの発明の一
実施例のブロック図、＃！４図囚回置Ｆ）はそのタイム
チャー）、＃Ｉ５図は開示技術のプロンク図１１６図囚
装置Ｅ）はそのタイムチャートである。 １・・・水晶発振子、２・・・分局用フリップフロップ
群、７・・・目安接点、８・・・ランプ、９・・・パワ
、−オンクリア回路、Ｇ２・・・ゲート
（２）はそのタイムチャー）、１１３図はこの発明の一
実施例のブロック図、＃！４図囚回置Ｆ）はそのタイム
チャー）、＃Ｉ５図は開示技術のプロンク図１１６図囚
装置Ｅ）はそのタイムチャートである。 １・・・水晶発振子、２・・・分局用フリップフロップ
群、７・・・目安接点、８・・・ランプ、９・・・パワ
、−オンクリア回路、Ｇ２・・・ゲート
Claims (1)
- 電源と、この電源より給電されて作動する発振回路と、
前記電源より給電されて前記発振回路の出力を分周する
分周回路と、前記を源投入時に前記分周回路をリセット
するパワーオンクリア回路と、スイッチと、このスイッ
チのオンに応答して前記電源よシ給電される負荷と、前
記パワーオンクリア回路と前記分周回路のりセント端子
との間に介在して前記スイッチのオンに応答して閉じる
ゲートとを備えた電子時計回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110509A JPS59687A (ja) | 1982-06-25 | 1982-06-25 | 電子時計回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110509A JPS59687A (ja) | 1982-06-25 | 1982-06-25 | 電子時計回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59687A true JPS59687A (ja) | 1984-01-05 |
| JPS6335947B2 JPS6335947B2 (ja) | 1988-07-18 |
Family
ID=14537578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110509A Granted JPS59687A (ja) | 1982-06-25 | 1982-06-25 | 電子時計回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59687A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246865A (en) * | 1975-10-13 | 1977-04-14 | Seiko Instr & Electronics Ltd | Digital electronic clock |
| JPS5473081A (en) * | 1977-11-22 | 1979-06-12 | Seiko Epson Corp | Fully electronic watch with lamp |
| JPS56121194U (ja) * | 1980-02-15 | 1981-09-16 |
-
1982
- 1982-06-25 JP JP57110509A patent/JPS59687A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246865A (en) * | 1975-10-13 | 1977-04-14 | Seiko Instr & Electronics Ltd | Digital electronic clock |
| JPS5473081A (en) * | 1977-11-22 | 1979-06-12 | Seiko Epson Corp | Fully electronic watch with lamp |
| JPS56121194U (ja) * | 1980-02-15 | 1981-09-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6335947B2 (ja) | 1988-07-18 |
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