JPS5969841A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5969841A JPS5969841A JP18086082A JP18086082A JPS5969841A JP S5969841 A JPS5969841 A JP S5969841A JP 18086082 A JP18086082 A JP 18086082A JP 18086082 A JP18086082 A JP 18086082A JP S5969841 A JPS5969841 A JP S5969841A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- shift
- pit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/552—Powers or roots, e.g. Pythagorean sums
- G06F7/5525—Roots or inverse roots of single operands
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野の説明）
本発明にマイクロプログラム制御装置を具備したデータ
処理装置に関するもので、特にデータ処ｆ’ｌｌ装置に
おける平方根演算回路に関する。
処理装置に関するもので、特にデータ処ｆ’ｌｌ装置に
おける平方根演算回路に関する。
（従来技術の説明）
従来の平方根を求めるための演算回路では、演算におけ
るシフト動作時に特別なシフタあるいはセレクタを使用
していた。従って、２個のレジスタを１ビツトだけシフ
トする場合であっても、シフト動作を２サイク・ルにわ
たって行うことが必要とされるか、あるいはシフタ、ま
たにセレクタ回路を２重に具備する必要があり、回路量
の増加があった。従って、従来の２ビツトづつ開平する
方法により平方根を求める演算でに、減算演算１回、シ
フト演算２回（あるいに４回）、そして減算結果に応じ
て補正のための加算演算を１回行うことが必要であり、
２ビツトの開平ごとに３〜４サイクル、あるいに５〜６
サイクルを費して演算していたため、性能の低下を招く
と云う欠点があった。
るシフト動作時に特別なシフタあるいはセレクタを使用
していた。従って、２個のレジスタを１ビツトだけシフ
トする場合であっても、シフト動作を２サイク・ルにわ
たって行うことが必要とされるか、あるいはシフタ、ま
たにセレクタ回路を２重に具備する必要があり、回路量
の増加があった。従って、従来の２ビツトづつ開平する
方法により平方根を求める演算でに、減算演算１回、シ
フト演算２回（あるいに４回）、そして減算結果に応じ
て補正のための加算演算を１回行うことが必要であり、
２ビツトの開平ごとに３〜４サイクル、あるいに５〜６
サイクルを費して演算していたため、性能の低下を招く
と云う欠点があった。
（発明の詳細な説明）
本発明の目的は、２進の２ビット単位の開平方式を採用
した平方根演算において、演算回路の桁上げ信号によっ
て、最下位ビットに開平されるべきデータが格納されて
いる第２のレジスタの最上位ビットをへカした第１のレ
ジスタを１ビツトだけ上位方向にシフトして得られたデ
ータか、あるいに演算回路の出力を１ビツトだけ上位方
向にシフトして得られたデータかを選択して第１のレジ
スタにセット口、且つ、第２のレジスタをシフトモード
信号でシフトするととにより、補正のための加算を不要
にすると共に、減算とシフトとをオーバーラツプさせる
ことを可能にし、第１のレジスタと＄２のレジスタとを
連絡して同時にシフトモードでシフト動作させることに
より、常に２サイクルで２ビツトの開平演算＋Ｌ速で行
うことができる低価格のデータ処理装置を提供すること
にある。
した平方根演算において、演算回路の桁上げ信号によっ
て、最下位ビットに開平されるべきデータが格納されて
いる第２のレジスタの最上位ビットをへカした第１のレ
ジスタを１ビツトだけ上位方向にシフトして得られたデ
ータか、あるいに演算回路の出力を１ビツトだけ上位方
向にシフトして得られたデータかを選択して第１のレジ
スタにセット口、且つ、第２のレジスタをシフトモード
信号でシフトするととにより、補正のための加算を不要
にすると共に、減算とシフトとをオーバーラツプさせる
ことを可能にし、第１のレジスタと＄２のレジスタとを
連絡して同時にシフトモードでシフト動作させることに
より、常に２サイクルで２ビツトの開平演算＋Ｌ速で行
うことができる低価格のデータ処理装置を提供すること
にある。
（発明の構成と作用の説明）
本発明によるデータ処理装置は第１〜第３のレジスタと
、演■回路と、マイクロプログラム制御回路と、第１〜
第３の選択回路と、第１および第２のシフト制御回路と
を具備したものである。
、演■回路と、マイクロプログラム制御回路と、第１〜
第３の選択回路と、第１および第２のシフト制御回路と
を具備したものである。
第１〜第３のレジスタはシフトモード信号が与えられる
と、入力データに関係なく内部データ舎上位方向に対し
て、１クロツクにつき１ビツトの割合でシフトし、最下
位ビットにはシフトインデータをセットする機能を具備
したものである。演算回路は第１〜第・３のレジスタの
うちの少なくとも第１のレジスタのデータを被演算数と
し、第２のレジスタのデータを演算数として入力して演
算を実行するものである。マイクロプログラム制御回路
は演算ルーチン全記憶しておき、マイクロプログラムを
実行するものである。第１のシフト制御回路に、演算回
路からの桁上げ信号が存在しない場合には、これに応じ
て第１のレジスタのデータを１ビツトタケ上位方向にシ
フトして最下位ビットに第２のレジスタの最上位ビット
のデータを入力し、演算回路からの桁上げ信号が存在す
る場合には、これに応じて演算回路のデータを１ビツト
だけ上位方向にシフトして最下位ビットに第２のレジス
タの最上位ビットのデータを入力する回路である。
と、入力データに関係なく内部データ舎上位方向に対し
て、１クロツクにつき１ビツトの割合でシフトし、最下
位ビットにはシフトインデータをセットする機能を具備
したものである。演算回路は第１〜第・３のレジスタの
うちの少なくとも第１のレジスタのデータを被演算数と
し、第２のレジスタのデータを演算数として入力して演
算を実行するものである。マイクロプログラム制御回路
は演算ルーチン全記憶しておき、マイクロプログラムを
実行するものである。第１のシフト制御回路に、演算回
路からの桁上げ信号が存在しない場合には、これに応じ
て第１のレジスタのデータを１ビツトタケ上位方向にシ
フトして最下位ビットに第２のレジスタの最上位ビット
のデータを入力し、演算回路からの桁上げ信号が存在す
る場合には、これに応じて演算回路のデータを１ビツト
だけ上位方向にシフトして最下位ビットに第２のレジス
タの最上位ビットのデータを入力する回路である。
第２の選択回路は第１の選択回路の出力か、あるいに他
の外部がらの入力データかを選択するための回路である
。第３の選択回路は、演算回路に対する演算サイクル信
号が存在する場合には、第３のレジスタのデータを１ビ
ツトだけ上位方向ヘシフトして得られたデータと、最下
位ビットから３ビツト目に桁上げ信号と、最下位の２ビ
ツトとに対して与えられた固定的な論理値データ０１と
により成る一連のデータか、あるいにその他の外部から
の入力側データかを選択するための回路である。第１の
シフト制御回路に、マイクロプログラム制御ｔ１１１回
路からのシフトサイクル信号によって第１のレジスタの
データを１ピツトだけ上位方向にシフトし、最下位ビッ
トに第２のレジスタの最上位ビットのデータをセットで
きる様にシフトモード信号を送出するための回路である
。第２のシフト制御回路は、演算サイクル信号か、ある
いはシフトサイクル信号かが存在する時には、第２のレ
ジスタにこれらの信号をセットし、内部のデータを上位
方向にシフトできる様にシフトモード信号を出力するた
めの回路である。
の外部がらの入力データかを選択するための回路である
。第３の選択回路は、演算回路に対する演算サイクル信
号が存在する場合には、第３のレジスタのデータを１ビ
ツトだけ上位方向ヘシフトして得られたデータと、最下
位ビットから３ビツト目に桁上げ信号と、最下位の２ビ
ツトとに対して与えられた固定的な論理値データ０１と
により成る一連のデータか、あるいにその他の外部から
の入力側データかを選択するための回路である。第１の
シフト制御回路に、マイクロプログラム制御ｔ１１１回
路からのシフトサイクル信号によって第１のレジスタの
データを１ピツトだけ上位方向にシフトし、最下位ビッ
トに第２のレジスタの最上位ビットのデータをセットで
きる様にシフトモード信号を送出するための回路である
。第２のシフト制御回路は、演算サイクル信号か、ある
いはシフトサイクル信号かが存在する時には、第２のレ
ジスタにこれらの信号をセットし、内部のデータを上位
方向にシフトできる様にシフトモード信号を出力するた
めの回路である。
（実施例の説明）
次に本発明によるデータ処理装置の一実施例について、
特に平方根を求める演算を例にして図を使用して説明す
る。本発明によるデータ処理装置は第１〜第３のレジス
タ１〜３と、演Ｗ回路４と、マイクロプログラム制御回
路５と、第１〜第３の選択回路６ 、７ 、１０と、第
１および第２のシフト制御回路８，９とを具備したもの
である。
特に平方根を求める演算を例にして図を使用して説明す
る。本発明によるデータ処理装置は第１〜第３のレジス
タ１〜３と、演Ｗ回路４と、マイクロプログラム制御回
路５と、第１〜第３の選択回路６ 、７ 、１０と、第
１および第２のシフト制御回路８，９とを具備したもの
である。
第１図において、第１のレジスタ１をクリアしておき、
第２のレジスタ２に平方根に求めるべき値をセットし、
第３のレジスタ３に定数トして最下位の２ビツトが０１
であってその他のすべての値が０であるデータをセット
する。
第２のレジスタ２に平方根に求めるべき値をセットし、
第３のレジスタ３に定数トして最下位の２ビツトが０１
であってその他のすべての値が０であるデータをセット
する。
１ず、平方根を求める演算に入る前に、マイクロプログ
ラム制御回路５がらシフトサイクル信号を信号線１１を
介して２回送出する。この時、それぞれＯＲゲートより
構成されている第１のシフト制御回路８と第２のシフト
制御回路９とからシフトモード信号がそれぞれ信号線１
３および１４を介して送出されるため、第１のレジスタ
ｌは第２のレジスタ２の最上位ビットの状態を信号線１
５を介してシフトインデータとして取入れ、第２のレジ
スタ２は第３のレジスタ３の最上位ビットの状態を信号
線１６を介してシフトインデータとして取入れる。その
結果、第１のレジスタ１と第２のレジスタ２との内容は
それぞれ２ビツトだけ指定された位置にシフトされる。
ラム制御回路５がらシフトサイクル信号を信号線１１を
介して２回送出する。この時、それぞれＯＲゲートより
構成されている第１のシフト制御回路８と第２のシフト
制御回路９とからシフトモード信号がそれぞれ信号線１
３および１４を介して送出されるため、第１のレジスタ
ｌは第２のレジスタ２の最上位ビットの状態を信号線１
５を介してシフトインデータとして取入れ、第２のレジ
スタ２は第３のレジスタ３の最上位ビットの状態を信号
線１６を介してシフトインデータとして取入れる。その
結果、第１のレジスタ１と第２のレジスタ２との内容は
それぞれ２ビツトだけ指定された位置にシフトされる。
このため、第１のレジスタ１の最下位の２ビツトには、
平方根を求め数の最上位の２ビツトがセットされ、その
他にはすべてＯがセットされている。
平方根を求め数の最上位の２ビツトがセットされ、その
他にはすべてＯがセットされている。
以上の様に各レジスタにデータがセットされると、以下
に示す様に２サイクルで２ビツトの平方根を求めるため
の開平演算が行われる。
に示す様に２サイクルで２ビツトの平方根を求めるため
の開平演算が行われる。
１ず、第１のレジスタ１の内容から第３のレジスタ３の
内容を演算器４により減算する。この時、第１のレジス
タ１の内容が第３のレジスタ３の内容より大きければ、
演算器４からの桁上げ（Ｍ号が信号線１７上に発生し、
第１の選択回路６に演算器４からの出力を１ビツトだけ
上位方向にシフトする。この時、最下位ビットに第２の
レジスタ２の最上位ビットの状態が信号線１５を介して
入力されているが、このデータを＄１の選択回路６が選
択して出力する。この期間、マイクロプログラム制御回
路５より演算サイクル信号が信号線１２を介して送出さ
れるため、第２の選択回路７に第１の選択回路６の出力
を選択して出力する。これにより、第１のレジスタ１に
は第１の選択回路から出力された値がセットされる。筐
だ、第２のシフト制御回路９には演算サイクル信号が入
力されており、この第２のシフト制御回路９より信号線
１４を介して送出されているシフトモード信号により、
第２のレジスタのデータに上位方向に１ビツトだけシフ
トされる。この時、第３の選択回路１０ハ最下位２ビッ
トが０１の定数であって最下位から３ビツト目が演算器
４からの桁上げ信号が信号線１７を介して入力されてい
る。従って、上位のビットでは第３のレジスタ３の内容
より１ピツトだけ上位方向にシフトしたデータを＄３の
選択回路１０が選択する。このため、最下位の２ビツト
の定数０１の前の３ビツト目に信号線１７ヲ介して桁上
げ信号により１が挿入され、このデータが第３のレジス
タ３にセットされる。もし、この演算サイクルで第１の
レジスタ１の内容が第３レジスタ３の内容より１桁以上
小さければ、演算器４からの桁上げ信号が信号線１７を
介して発生しないため、第１の選択回路６でに第１のレ
ジスタ１からのデータを１ビツトだけ上位方向にシフト
し、第２のレジスタ２の最上位ビット１５が第１のレジ
スタ１の最下位ビットとして入力される。そして、第３
の選択回路１０の最下位ビットから信号線１７ヲ介して
３ビツト目に入力されている桁上げ信号の状態が論理値
ｌとはならないので、第３のレジスタ３には最下位の２
ビツト定数０１の前にＯが挿入されることになる。
内容を演算器４により減算する。この時、第１のレジス
タ１の内容が第３のレジスタ３の内容より大きければ、
演算器４からの桁上げ（Ｍ号が信号線１７上に発生し、
第１の選択回路６に演算器４からの出力を１ビツトだけ
上位方向にシフトする。この時、最下位ビットに第２の
レジスタ２の最上位ビットの状態が信号線１５を介して
入力されているが、このデータを＄１の選択回路６が選
択して出力する。この期間、マイクロプログラム制御回
路５より演算サイクル信号が信号線１２を介して送出さ
れるため、第２の選択回路７に第１の選択回路６の出力
を選択して出力する。これにより、第１のレジスタ１に
は第１の選択回路から出力された値がセットされる。筐
だ、第２のシフト制御回路９には演算サイクル信号が入
力されており、この第２のシフト制御回路９より信号線
１４を介して送出されているシフトモード信号により、
第２のレジスタのデータに上位方向に１ビツトだけシフ
トされる。この時、第３の選択回路１０ハ最下位２ビッ
トが０１の定数であって最下位から３ビツト目が演算器
４からの桁上げ信号が信号線１７を介して入力されてい
る。従って、上位のビットでは第３のレジスタ３の内容
より１ピツトだけ上位方向にシフトしたデータを＄３の
選択回路１０が選択する。このため、最下位の２ビツト
の定数０１の前の３ビツト目に信号線１７ヲ介して桁上
げ信号により１が挿入され、このデータが第３のレジス
タ３にセットされる。もし、この演算サイクルで第１の
レジスタ１の内容が第３レジスタ３の内容より１桁以上
小さければ、演算器４からの桁上げ信号が信号線１７を
介して発生しないため、第１の選択回路６でに第１のレ
ジスタ１からのデータを１ビツトだけ上位方向にシフト
し、第２のレジスタ２の最上位ビット１５が第１のレジ
スタ１の最下位ビットとして入力される。そして、第３
の選択回路１０の最下位ビットから信号線１７ヲ介して
３ビツト目に入力されている桁上げ信号の状態が論理値
ｌとはならないので、第３のレジスタ３には最下位の２
ビツト定数０１の前にＯが挿入されることになる。
次に、マイクロプログラム制御回路５がらシフトサイク
ル信号が信号線１１ヲ介して送出され、シフトサイクル
信号が信号線１１ヲ介して入力されている第１のシフト
制御回路８と第２のシフト制御回路９とにおいて、シフ
トモード信号がそれぞれ信号線１３ 、１４を介して発
生し、第１のレジスタ１と第２のレジスタ２との内容が
上位方向に１ピツトだけシフトする。
ル信号が信号線１１ヲ介して送出され、シフトサイクル
信号が信号線１１ヲ介して入力されている第１のシフト
制御回路８と第２のシフト制御回路９とにおいて、シフ
トモード信号がそれぞれ信号線１３ 、１４を介して発
生し、第１のレジスタ１と第２のレジスタ２との内容が
上位方向に１ピツトだけシフトする。
以上の２サイクルにより２ピツトの開平を行なうと同時
に、次の開平演算のためには第２１７）レジスタ２の開
平されるべき次の２ビツトヲ第１のレジスタ１に取入れ
る動作を行う。以下、演算サイクルとシフトサイクルと
を交互に繰返すことにより、第３のレジスタ３の最下位
の２ピツトの定数０１の前に平方根が算出される。
に、次の開平演算のためには第２１７）レジスタ２の開
平されるべき次の２ビツトヲ第１のレジスタ１に取入れ
る動作を行う。以下、演算サイクルとシフトサイクルと
を交互に繰返すことにより、第３のレジスタ３の最下位
の２ピツトの定数０１の前に平方根が算出される。
例えば、ｎ回上記の２ザイクルを繰返すと２ｎビツトの
開平が行なわれ、第３レジスタ３の最下位の２ビツトの
定数の前にｎビットの平方根が算出される。
開平が行なわれ、第３レジスタ３の最下位の２ビツトの
定数の前にｎビットの平方根が算出される。
なお、第１図におけるシフトモード信号のための信号線
１８ニ診断用、レジスタ内容の表示、レジスタへのデー
タ書込みなどに使用される。
１８ニ診断用、レジスタ内容の表示、レジスタへのデー
タ書込みなどに使用される。
（発明の詳細な説明）
以上説明したように、本発明によればシフトモードの指
定にエリ１ビット単位で上位方向にデータをシフトする
と共に最下位にはシフトインデータをセットする機能を
備えた第１〜第３のレジスタを使用し、第ｌ−第３の選
択回路と、第１および第２のシフト制机回路とによって
シフト動作を制御して開平演算を実行することにより、
２ビツトの開平による平方根演Ｗを少ないハードウェア
を使用して２サイクルで演算できるため、高速、且つ、
迅速に演算を実行できると云う効果がある。
定にエリ１ビット単位で上位方向にデータをシフトする
と共に最下位にはシフトインデータをセットする機能を
備えた第１〜第３のレジスタを使用し、第ｌ−第３の選
択回路と、第１および第２のシフト制机回路とによって
シフト動作を制御して開平演算を実行することにより、
２ビツトの開平による平方根演Ｗを少ないハードウェア
を使用して２サイクルで演算できるため、高速、且つ、
迅速に演算を実行できると云う効果がある。
第１図は本発明により開平演算を実行するためのデータ
処理装置の一実施例を示すブロック図である。 １．２．３・・レジスタ ４・・・演算回路５・・・
マイクロプログラム制御回路 ６ 、７ 、１０・・・選択回路 ８．９・・・シフト制御回路 １１〜１８・・・制御信号線 ２１〜２９・・・データ信号線
処理装置の一実施例を示すブロック図である。 １．２．３・・レジスタ ４・・・演算回路５・・・
マイクロプログラム制御回路 ６ 、７ 、１０・・・選択回路 ８．９・・・シフト制御回路 １１〜１８・・・制御信号線 ２１〜２９・・・データ信号線
Claims (1)
- シフトモード信号が与えられると入力データに関係なく
内部データを上位方向に対して１クロツクにつき１ピツ
トの割合でシフトし、最下位ビットにはシフトインデー
タをセットする機能を備えた第１〜第３のレジスタと、
前記第１〜第３のレジスタのうち少なくとも前記第１の
レジスタのデータを被演算数とし、前記第２０）レジス
タのデータを演算数として入力する演算回路と、演算ル
ーチンを記憶しておき、マイクロプログラムを実行する
ためのマイクロプログラム制御回路と、前記演算回路か
らの桁上げ信号が存在しない場合には、これに応じて前
記第１のレジスタのデータを１ピツトだけ上位方向にシ
フトして最下位ピットに前記第２のレジスタの最上位ピ
ットのデータを入力し、前記演算回路からの桁上げ信号
が存在する場合には、これに応じて前記演算回路のデー
タを１ピツトだけ上位方向にシフトして最下位ビットに
第２のレジスタの最上位ピットのデータを入力する様に
選択するための第１の選択回路と、前記第１の選択回路
の出力か、あるいけ他の外部からの入力データかを選択
するための第２の選択回路と、前記演算回路に対して演
御すイクル化号が存在する場合には前記第３のレジスタ
のデータを１ピツトだけ上位方向ヘシフトして得たデー
タと、最下位ビットから３ビツト目にある前記桁上げ信
号と、最下位の２ピツトとに対して与えられた固定的な
論理値データ０１とにより成る一連のデータか、あるい
はその他の外部からの入力側データかを選択するための
第３の選択回路と、前記マイクロプログラム制御回路か
らのシフトサイクル信号によって前記第１のレジスタの
データを１ピツトだけ上位方向にシフトし、最下位ビッ
トに前記第２のレジスタの最上位ピットのデータをセッ
トできる様にシフトモ−ド信号を送出するための第１の
シフト制御回路と、前記演算サイクル信号か、あるいに
前記シフトサイクル信号かが存在する時には前記第２の
レジスタにこれらの信号をセットし、内部のデータを上
位方向にシフトできる様にシフトモード信号を出力する
ための第２のシフト制御回路とを具備して構成した平方
根演算を行うデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18086082A JPS5969841A (ja) | 1982-10-15 | 1982-10-15 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18086082A JPS5969841A (ja) | 1982-10-15 | 1982-10-15 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5969841A true JPS5969841A (ja) | 1984-04-20 |
Family
ID=16090617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18086082A Pending JPS5969841A (ja) | 1982-10-15 | 1982-10-15 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62113236A (ja) * | 1985-10-31 | 1987-05-25 | ゼネラル・エレクトリツク・カンパニイ | 平方根関数を求める回路 |
-
1982
- 1982-10-15 JP JP18086082A patent/JPS5969841A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62113236A (ja) * | 1985-10-31 | 1987-05-25 | ゼネラル・エレクトリツク・カンパニイ | 平方根関数を求める回路 |
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