JPS5969954A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5969954A JPS5969954A JP57180241A JP18024182A JPS5969954A JP S5969954 A JPS5969954 A JP S5969954A JP 57180241 A JP57180241 A JP 57180241A JP 18024182 A JP18024182 A JP 18024182A JP S5969954 A JPS5969954 A JP S5969954A
- Authority
- JP
- Japan
- Prior art keywords
- region
- wiring
- capacitance
- tunnel
- dummy
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に集積回路におけるクロス配線
に関するものである。
に関するものである。
最近バイポーラｌＣに於いては、ワンチップ上にＩＬデ
バイスを用いたデジタル部とアナログ部回路とを組み込
んだアナログ・デジタル混在型のＩＣが増加している。
バイスを用いたデジタル部とアナログ部回路とを組み込
んだアナログ・デジタル混在型のＩＣが増加している。
ＩＣの規模の増大と伴にデバイス間を結ぶ配線数も膨大
となっ°Ｃいるが、■２Ｌ部に於いては、このことは特
にＮ要な問題となっている。
となっ°Ｃいるが、■２Ｌ部に於いては、このことは特
にＮ要な問題となっている。
通常、アナログ部分における配線交差箇所では、Ｎ型エ
ピタキシャル表面からＮＰＮトランジスタのベースと同
時拡散したＰ＋領域を形成し、この中ＥＮＰＮ）ランジ
スタのエミッタＮ＋を拡散して抵抗の両端でＰ＋層とＮ
＋層をショートしてこれらを一方の配線の一部として使
うことが広く用いられている。このとき、トンネル抵抗
のＰ＋領域と外側のＮ型エピタキシャル領域の間には、
０．ＩＰＦ乃至０３ＰＦ：程度の寄生容量がつくが特に
高周波回路以外は問題とならない。
ピタキシャル表面からＮＰＮトランジスタのベースと同
時拡散したＰ＋領域を形成し、この中ＥＮＰＮ）ランジ
スタのエミッタＮ＋を拡散して抵抗の両端でＰ＋層とＮ
＋層をショートしてこれらを一方の配線の一部として使
うことが広く用いられている。このとき、トンネル抵抗
のＰ＋領域と外側のＮ型エピタキシャル領域の間には、
０．ＩＰＦ乃至０３ＰＦ：程度の寄生容量がつくが特に
高周波回路以外は問題とならない。
一方、 Ｉ２Ｌ部でのクロス配線は、次のようにして
対処し７ている。すなわち、ＮＰＮトランジスタのベー
ス拡散と同時拡散した領域であって接地電位に接続さ：
１ＬｆｃＰ＋領域を設け、とのＰ＋領域中にＮＰＮ）ラ
ンジスタのエミッタと同時拡散″した炉領域を形成し、
とのＮ＋領領域両端でコンタクト部分を形成してアルミ
ニウム配線を引き出すようにし、クロスする他の配線は
Ｎ＋領域上を絶縁膜を介して通過するようにしている。
対処し７ている。すなわち、ＮＰＮトランジスタのベー
ス拡散と同時拡散した領域であって接地電位に接続さ：
１ＬｆｃＰ＋領域を設け、とのＰ＋領域中にＮＰＮ）ラ
ンジスタのエミッタと同時拡散″した炉領域を形成し、
とのＮ＋領領域両端でコンタクト部分を形成してアルミ
ニウム配線を引き出すようにし、クロスする他の配線は
Ｎ＋領域上を絶縁膜を介して通過するようにしている。
以下、クロス配線のために基体中に形成された領域部を
トンネル抵抗と呼ぶ。このとき、Ｎ＋領領域Ｐ＋領域間
には数ＰＦの寄生容量が存在し、Ｉ２Ｌに於いては配線
の迂回が困難であることもあって、Ｉ２Ｌの至るところ
に寄生容量が入っ゛〔くる。この結果として、同期をと
るべき信号ラインの一方にトンネル抵抗が入ると、他方
に比して信号の遅れが生じ、この結果、誤動作の原因と
なる。
トンネル抵抗と呼ぶ。このとき、Ｎ＋領領域Ｐ＋領域間
には数ＰＦの寄生容量が存在し、Ｉ２Ｌに於いては配線
の迂回が困難であることもあって、Ｉ２Ｌの至るところ
に寄生容量が入っ゛〔くる。この結果として、同期をと
るべき信号ラインの一方にトンネル抵抗が入ると、他方
に比して信号の遅れが生じ、この結果、誤動作の原因と
なる。
第１図に従来のトンネル抵抗の使用例を示す。
ＮＡＮＤゲートＩＡ−Ｎ’ＡＮＤゲートＩＢ間の信号ラ
インとＮＡＮＤゲート２Ａ−ＮＡＮＤゲート２Ｂ間の信
号ラインとは伴に同期をとる必要があるが、マスクレイ
アウトの都合上ＮＡＮＤゲート２ＡとＮＡＮＤゲート２
Ｂとの間にトンネル抵抗ＴＮ几が挿入されている。従っ
て、このままでは、第２図に示すように、Ｐ点の波形（
同図（ａ））に対してＧＮＤとの間に数ＰＦの寄生容量
が入っているＱ点の波形は同図（ｂ）のようになり、信
号の遅延の原因となる。
インとＮＡＮＤゲート２Ａ−ＮＡＮＤゲート２Ｂ間の信
号ラインとは伴に同期をとる必要があるが、マスクレイ
アウトの都合上ＮＡＮＤゲート２ＡとＮＡＮＤゲート２
Ｂとの間にトンネル抵抗ＴＮ几が挿入されている。従っ
て、このままでは、第２図に示すように、Ｐ点の波形（
同図（ａ））に対してＧＮＤとの間に数ＰＦの寄生容量
が入っているＱ点の波形は同図（ｂ）のようになり、信
号の遅延の原因となる。
第３図は広く一般に行なわれているＩ２Ｌ部のレイアウ
ト図である。第３図の左側には、ファンアウト数３でイ
ンジェクタ領域２０．ベース領域２２およびコレクタ領
域２４を有する２つの■２Ｌ部５゜が示してあゆ、右側
に交差配線のためのトンネル抵抗１００が示しである。
ト図である。第３図の左側には、ファンアウト数３でイ
ンジェクタ領域２０．ベース領域２２およびコレクタ領
域２４を有する２つの■２Ｌ部５゜が示してあゆ、右側
に交差配線のためのトンネル抵抗１００が示しである。
トンネル抵抗１００はＮ型エピタキシャル層３の表面か
ら拡散されたＰ＋領域６が絶縁領域４とつながっており
、ＧＮＤ（接地）電位に落ちている。Ｐ＋領域６には、
■２Ｌ部１００のコレクタ炉領域２４と同時拡散された
トンネル抵抗のＮ＋領域７が形成され、コレクタ領域２
４と領域、７の一端とはアルミニウム配線２６−１で接
続され、領域７の他端から配線２６−２が取り出されて
いる。領域７の上には、■２Ｌ部１００の他のコレクタ
領域に接続された二つの配＋１２ｓ。
ら拡散されたＰ＋領域６が絶縁領域４とつながっており
、ＧＮＤ（接地）電位に落ちている。Ｐ＋領域６には、
■２Ｌ部１００のコレクタ炉領域２４と同時拡散された
トンネル抵抗のＮ＋領域７が形成され、コレクタ領域２
４と領域、７の一端とはアルミニウム配線２６−１で接
続され、領域７の他端から配線２６−２が取り出されて
いる。領域７の上には、■２Ｌ部１００の他のコレクタ
領域に接続された二つの配＋１２ｓ。
３０が交さしている。尚、５は炉カラー領域である。
第４図は、第３図のＡ−Ａ／勝に沿って切った模式的構
造断面図であり、１はＰ型基板、２はＮ＋埋込み層であ
り、３は比抵抗１〜３Ω−ｃｍ 、厚さ７〜１０μのＮ
型エビタキンヤル層、４は絶縁Ｐ＋領域、５はＮ＋カラ
ーであって埋込陪に達するように表面から深く拡散形成
されＣいる。６はＮＰＮトランジスタのベースと同時拡
散あるいはこれより低い濃度のＰ抵抗である。通常のＩ
Ｌに於いては、領域６はＮＰＮ ）ランジスタのベース
と同時に拡散するが、高耐圧ＩＬなどに於いてはＩＬの
β。、を改善する為に、アナログ部分のＮＰＮトランジ
スタのベースＰ＋よりも低濃度のＰ＋層を■２Ｌのベー
スに使うので、容量値を小さくする為にはこの低濃度Ｐ
領域を用いるのが良い。７はＮＰＮエミッタと同時拡散
する炉トンネル抵抗領域、８は酸化膜、２６−１．２６
−２．２８．３０は前述のＡ７配線である。第４図から
もわかるように、トンネル抵抗を形成するＰ＋層６およ
びＮ＋層７とも高濃度であり、接合近辺での濃度は１０
〜ＩＯに達する。又、ＩＬ内を伝播する信号レベルは０
．７ｖ以下なので、トンネル抵抗の寄生容量は、数ＰＦ
が一般的である。この寄生容量を減少させるには、金属
を多層配線化するなどが考えられるが、この方法では工
程数の増加によりコストアップとなることは避けられな
い。
造断面図であり、１はＰ型基板、２はＮ＋埋込み層であ
り、３は比抵抗１〜３Ω−ｃｍ 、厚さ７〜１０μのＮ
型エビタキンヤル層、４は絶縁Ｐ＋領域、５はＮ＋カラ
ーであって埋込陪に達するように表面から深く拡散形成
されＣいる。６はＮＰＮトランジスタのベースと同時拡
散あるいはこれより低い濃度のＰ抵抗である。通常のＩ
Ｌに於いては、領域６はＮＰＮ ）ランジスタのベース
と同時に拡散するが、高耐圧ＩＬなどに於いてはＩＬの
β。、を改善する為に、アナログ部分のＮＰＮトランジ
スタのベースＰ＋よりも低濃度のＰ＋層を■２Ｌのベー
スに使うので、容量値を小さくする為にはこの低濃度Ｐ
領域を用いるのが良い。７はＮＰＮエミッタと同時拡散
する炉トンネル抵抗領域、８は酸化膜、２６−１．２６
−２．２８．３０は前述のＡ７配線である。第４図から
もわかるように、トンネル抵抗を形成するＰ＋層６およ
びＮ＋層７とも高濃度であり、接合近辺での濃度は１０
〜ＩＯに達する。又、ＩＬ内を伝播する信号レベルは０
．７ｖ以下なので、トンネル抵抗の寄生容量は、数ＰＦ
が一般的である。この寄生容量を減少させるには、金属
を多層配線化するなどが考えられるが、この方法では工
程数の増加によりコストアップとなることは避けられな
い。
本発明の目的は、Ｉ２Ｌ部のトンネル抵抗により形成さ
れる寄生容量によって同期をとるべき信号ラインの一方
が遅延を生じ誤動作する欠点を解消し−た半導体装置を
提供することである。
れる寄生容量によって同期をとるべき信号ラインの一方
が遅延を生じ誤動作する欠点を解消し−た半導体装置を
提供することである。
本発明による半導体装置は、同期をとるべき信号ライン
群の中の１つに交差配線のだめのトンネル抵抗による寄
生容量が入った場合、同期をとるべき他の信号ラインに
も同じＰＮ接合を用いたダミー容量を挿入することによ
って、信号が同じ遅延となるようにし、ひげの発生や誤
動作を防止しようとするものである。
群の中の１つに交差配線のだめのトンネル抵抗による寄
生容量が入った場合、同期をとるべき他の信号ラインに
も同じＰＮ接合を用いたダミー容量を挿入することによ
って、信号が同じ遅延となるようにし、ひげの発生や誤
動作を防止しようとするものである。
以下、図面を参照して本発明の詳細な説明する。
第５図は、本発明をＮＡＮＤゲートに適用した場合の等
価回路図であり、ＮＡＮＤゲート２人の出力とＮＡＮＤ
ゲー）２Ｂの入力間には第１図のようにトンネル抵抗５
２が挿入されている。又、これと同期をとるべきＮ Ａ
Ｎ ＤクーｈｌＡの出力とＮＡＮＤゲートＩＢの入力
間には、トンネル抵抗５２の容量および抵抗値と等しい
ダミー容量５２が投入され“Ｃいる。これによりＰ点、
Ｑ点の波形は第６図（ａ）および（ｂ）のようになって
同じ遅延を示すようになり、ＩＬの論理動作に影響を与
えない。
価回路図であり、ＮＡＮＤゲート２人の出力とＮＡＮＤ
ゲー）２Ｂの入力間には第１図のようにトンネル抵抗５
２が挿入されている。又、これと同期をとるべきＮ Ａ
Ｎ ＤクーｈｌＡの出力とＮＡＮＤゲートＩＢの入力
間には、トンネル抵抗５２の容量および抵抗値と等しい
ダミー容量５２が投入され“Ｃいる。これによりＰ点、
Ｑ点の波形は第６図（ａ）および（ｂ）のようになって
同じ遅延を示すようになり、ＩＬの論理動作に影響を与
えない。
第７図に、第５図に沿って本発明を三信号ラインに適用
した場合のダミー容量の適切な使用例を示す。配線７０
と７２．７４とはパターンレイアウト上交差すべき配線
であり、このため、Ｐ型領域６にＮ型領域７−１を形成
したトンネル抵抗５１をつくり、配線７０を７０−１
、７０−２に分割してこれらをトンネル抵抗５１で結び
、配線７２．７４は領域７−１上を絶縁膜を介して通過
している。
した場合のダミー容量の適切な使用例を示す。配線７０
と７２．７４とはパターンレイアウト上交差すべき配線
であり、このため、Ｐ型領域６にＮ型領域７−１を形成
したトンネル抵抗５１をつくり、配線７０を７０−１
、７０−２に分割してこれらをトンネル抵抗５１で結び
、配線７２．７４は領域７−１上を絶縁膜を介して通過
している。
配線７６は、配線７０と同期をとる必要がある配線線で
あり、この配線７６にダミー容量をもたせるために、領
域７−１と同じ幅および長さの領域７−２が設けられ、
配線７６は７６−１．７６−２の二つに分割されて領域
７−２で接続されている。
あり、この配線７６にダミー容量をもたせるために、領
域７−１と同じ幅および長さの領域７−２が設けられ、
配線７６は７６−１．７６−２の二つに分割されて領域
７−２で接続されている。
領域７−１と７−２とは同じ幅および長さで、しかも近
接配置されているので、領域７−１．７−２の容量値及
び抵抗値はほぼ等しい。従って、二つのライン７０．７
６間の点’）’ 、Ｑにおける遅延時間も第６図のよう
にほぼ一定となる。尚領域６が接地されていることは前
述のとおりである。
接配置されているので、領域７−１．７−２の容量値及
び抵抗値はほぼ等しい。従って、二つのライン７０．７
６間の点’）’ 、Ｑにおける遅延時間も第６図のよう
にほぼ一定となる。尚領域６が接地されていることは前
述のとおりである。
第８図は、本発明の他の実施例を示す平面図である。配
線８０と配線８３乃至８７とは交差される必要があるか
ら、配線８０には領域７−１によるトンネル抵抗が形成
され、この領域７−１上に絶縁膜を介しＣ５つの配線８
３乃至８７が通過している。また、配線８０と配線８１
．８２とはこれらに伝わる信号に同期をとる必要がある
ので、配線８１．８２にはダミー容量を設ける必要があ
る。しかしながら、第８図では第７図のように配線８１
．８２の一部にダミー容量のための領域を直列に設ける
のではなく、配線８１．８２の一部に導体８１−１．８
２−２を介して領域７−２．７−３を接続することによ
り、配線８１．８２と接ｊｔ！間に容量を設けている。
線８０と配線８３乃至８７とは交差される必要があるか
ら、配線８０には領域７−１によるトンネル抵抗が形成
され、この領域７−１上に絶縁膜を介しＣ５つの配線８
３乃至８７が通過している。また、配線８０と配線８１
．８２とはこれらに伝わる信号に同期をとる必要がある
ので、配線８１．８２にはダミー容量を設ける必要があ
る。しかしながら、第８図では第７図のように配線８１
．８２の一部にダミー容量のための領域を直列に設ける
のではなく、配線８１．８２の一部に導体８１−１．８
２−２を介して領域７−２．７−３を接続することによ
り、配線８１．８２と接ｊｔ！間に容量を設けている。
領域７−１は容量のほかに抵抗成分をもち、配置ｆｉｊ
８１，８２については容量のみであるが、領域７−１の
抵抗成分はたかだか１００Ωであるから、信号遅延にほ
とんど影響ない。従って、第８図のように、ダミー容量
に抵抗成分をもたなくても、同期をとるべき信号間の遅
延はほぼ同一になる。尚、領域７−１と領域７−２．７
−３との容量を同じにするため、同一の幅で同一の長さ
にする。この場合、領域７−１゜７−２の形状を第８図
のようにしないで例えば矩形にしてもよいと考えられる
かもしれないが、容量値は領域７−１．７−２．７−３
の底面および側面の面積の和できまるから、領域７−１
と７−２．７−３との間の幅をかえると、領域７−１゜
７−２．７−３の拡散広がりにより生じる各領域の底面
および側面の面積の変化により容量値のノくラツキが大
きくなり、このため、各領域の幅は同じでかつ長さも等
しくするのがよい。
８１，８２については容量のみであるが、領域７−１の
抵抗成分はたかだか１００Ωであるから、信号遅延にほ
とんど影響ない。従って、第８図のように、ダミー容量
に抵抗成分をもたなくても、同期をとるべき信号間の遅
延はほぼ同一になる。尚、領域７−１と領域７−２．７
−３との容量を同じにするため、同一の幅で同一の長さ
にする。この場合、領域７−１゜７−２の形状を第８図
のようにしないで例えば矩形にしてもよいと考えられる
かもしれないが、容量値は領域７−１．７−２．７−３
の底面および側面の面積の和できまるから、領域７−１
と７−２．７−３との間の幅をかえると、領域７−１゜
７−２．７−３の拡散広がりにより生じる各領域の底面
および側面の面積の変化により容量値のノくラツキが大
きくなり、このため、各領域の幅は同じでかつ長さも等
しくするのがよい。
第７図、第８図に於いて、ダミー容量は一つの連続した
領域で形成されているが、もちろん同じ幅でいくつかの
エレメントに分れていてエレメントが相互に接続されて
いても良いし、それらの分割されたダミー容量のいくつ
かは配線の交さに利用してもさしつかえない。この場合
、容量値は、合計としてはそれぞれのダミー容蓋自体相
互に等しくなければならない。上述のような設計を行う
ことによって、マスクレイプラト上の自由度は大幅にふ
え、チップサイズの縮少化を行うことが可能となる。又
、このときダミー容量、トンネル抵抗は容量が相互に一
致性を保つように、抵抗（容量）の幅荀一定とし、また
同一方向で近接配置とすることが望旭・しい。
領域で形成されているが、もちろん同じ幅でいくつかの
エレメントに分れていてエレメントが相互に接続されて
いても良いし、それらの分割されたダミー容量のいくつ
かは配線の交さに利用してもさしつかえない。この場合
、容量値は、合計としてはそれぞれのダミー容蓋自体相
互に等しくなければならない。上述のような設計を行う
ことによって、マスクレイプラト上の自由度は大幅にふ
え、チップサイズの縮少化を行うことが可能となる。又
、このときダミー容量、トンネル抵抗は容量が相互に一
致性を保つように、抵抗（容量）の幅荀一定とし、また
同一方向で近接配置とすることが望旭・しい。
第９図に本発明のさらに他の実施例を示づ゛。第８図１
では、トンネル抵抗として接地された一導電型領域に形
成されＣいる反対導電型領域を用いたが、第９図では、
Ｎ型領域７が形成袋れているＰ型領域６は接地されてお
らず、その代わすＡｌ配線９−１．９−２でＰおよびＮ
型領域６，７は接続されてこれをトンネル抵抗としてい
る。従って、ダミー容量もＰ型領域６とＮ型領域７とは
接続されている。この場合、バイアスされているので、
ＮＰＮのベース拡散と同時に形成したＰ＋領域６とＮ型
エピタキシャル層３とで形成される容量は０．１〜０．
３ ＰＦ程度であり、前述の容量値より１ケタ小はい。
では、トンネル抵抗として接地された一導電型領域に形
成されＣいる反対導電型領域を用いたが、第９図では、
Ｎ型領域７が形成袋れているＰ型領域６は接地されてお
らず、その代わすＡｌ配線９−１．９−２でＰおよびＮ
型領域６，７は接続されてこれをトンネル抵抗としてい
る。従って、ダミー容量もＰ型領域６とＮ型領域７とは
接続されている。この場合、バイアスされているので、
ＮＰＮのベース拡散と同時に形成したＰ＋領域６とＮ型
エピタキシャル層３とで形成される容量は０．１〜０．
３ ＰＦ程度であり、前述の容量値より１ケタ小はい。
従っ°ｃ１ この場合には容量値のバランスを考慮する
必要は殆んどない。つまり、形状が多少ちがっていても
よい。第９図の左側は、トンネル抵抗、右側はダミー容
量をそれぞれ示すが、ダミー容量の耐領域６は特になく
てもかまわない。
必要は殆んどない。つまり、形状が多少ちがっていても
よい。第９図の左側は、トンネル抵抗、右側はダミー容
量をそれぞれ示すが、ダミー容量の耐領域６は特になく
てもかまわない。
また、第９図で示したダミー容量は、第８図の考え方と
同じで、配線９−３は配線９−１．９−２と同期をとる
べき配線に接続されている。
同じで、配線９−３は配線９−１．９−２と同期をとる
べき配線に接続されている。
以上述べたように、本発明を適用したＩ２Ｌは、何ら特
殊な工程を付加することなくダミー容量を注意深く設計
上配置することにょっ−〔、Ｉ２Ｌ部の論理に影響を与
えないで配線交さすることが可能であり、ＩＣ規模の増
大すなわち、配線数の急速な増大に伴なって本発明は益
々重要性を増すであろう。
殊な工程を付加することなくダミー容量を注意深く設計
上配置することにょっ−〔、Ｉ２Ｌ部の論理に影響を与
えないで配線交さすることが可能であり、ＩＣ規模の増
大すなわち、配線数の急速な増大に伴なって本発明は益
々重要性を増すであろう。
尚、本発明はＩ２Ｌに適用した場合についてのみ述べた
が他の一般的なアナログ回路、ＭＯ８ＬＳＩにおけるク
ロス配線に適用しても同様な効果が得られるのは自明で
ある。
が他の一般的なアナログ回路、ＭＯ８ＬＳＩにおけるク
ロス配線に適用しても同様な効果が得られるのは自明で
ある。
第１図は従来のＩ２Ｌに於いてトンネル抵抗が設けられ
た等価回路図、第２図は第１図のＰ点、Ｑ点に於ける電
圧波形図、第３図は従来のＩＬに於けるデジタル部とト
ンネル抵抗の配置を示す平面図゛、第４図は第３図のＡ
−Ａ′で切断したときの断面図、第５図は本発明によ
るトンネル抵抗、ダミー容量が設けられた等価回路図、
第６図は第５図Ｐ点、Ｑ点に於ける電圧波形図、第７図
、第８図は本発明を適用したトンネル抵抗、ダミー容量
の望゛ましい配置例を示す平面図、第９図は本発明の他
の実施例を示す構造断面図である。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ＋埋込み層
、３・・・・・Ｎ型エピタキシャル層、４・・・・・・
Ｐ＋絶縁領域、５・・・・・・Ｎ＋ｌｙラー領域、６・
・・・・・Ｐ＋領域、７・・・・・・Ｎ＋領領域８・・
・・・酸化膜、９・・・・・・Ａｌ配線、５１・・・・
・・トンネル抵抗、５２・・・・・・ダミー容量。 第１図 第２区 第３図 １ 第４図 第５図 ７０ ６ 捗７四 搾６図
た等価回路図、第２図は第１図のＰ点、Ｑ点に於ける電
圧波形図、第３図は従来のＩＬに於けるデジタル部とト
ンネル抵抗の配置を示す平面図゛、第４図は第３図のＡ
−Ａ′で切断したときの断面図、第５図は本発明によ
るトンネル抵抗、ダミー容量が設けられた等価回路図、
第６図は第５図Ｐ点、Ｑ点に於ける電圧波形図、第７図
、第８図は本発明を適用したトンネル抵抗、ダミー容量
の望゛ましい配置例を示す平面図、第９図は本発明の他
の実施例を示す構造断面図である。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ＋埋込み層
、３・・・・・Ｎ型エピタキシャル層、４・・・・・・
Ｐ＋絶縁領域、５・・・・・・Ｎ＋ｌｙラー領域、６・
・・・・・Ｐ＋領域、７・・・・・・Ｎ＋領領域８・・
・・・酸化膜、９・・・・・・Ａｌ配線、５１・・・・
・・トンネル抵抗、５２・・・・・・ダミー容量。 第１図 第２区 第３図 １ 第４図 第５図 ７０ ６ 捗７四 搾６図
Claims (1)
- 信号伝達ライン中に交差配線のために半導体基体内の一
領域を経由するようにした配線を有する半導体装置にお
いて、該配線に伝わる信号と同期した信号が伝わる他の
配線にダミー容量が設けられていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180241A JPS5969954A (ja) | 1982-10-14 | 1982-10-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180241A JPS5969954A (ja) | 1982-10-14 | 1982-10-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5969954A true JPS5969954A (ja) | 1984-04-20 |
| JPH0153512B2 JPH0153512B2 (ja) | 1989-11-14 |
Family
ID=16079829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180241A Granted JPS5969954A (ja) | 1982-10-14 | 1982-10-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254633A (ja) * | 1984-05-30 | 1985-12-16 | Nec Corp | 回路の等容量配線方式 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6722911B1 (ja) * | 2019-04-18 | 2020-07-15 | 株式会社こどもみらい | 個人別の概日リズムに基づく生活時刻の提示システム |
| JP7228820B2 (ja) * | 2019-07-09 | 2023-02-27 | パナソニックＩｐマネジメント株式会社 | 仮眠推定システム、仮眠推定方法及びプログラム |
-
1982
- 1982-10-14 JP JP57180241A patent/JPS5969954A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254633A (ja) * | 1984-05-30 | 1985-12-16 | Nec Corp | 回路の等容量配線方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0153512B2 (ja) | 1989-11-14 |
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