JPS5975343A - 桁上げ信号伝播回路 - Google Patents
桁上げ信号伝播回路Info
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- JPS5975343A JPS5975343A JP57187002A JP18700282A JPS5975343A JP S5975343 A JPS5975343 A JP S5975343A JP 57187002 A JP57187002 A JP 57187002A JP 18700282 A JP18700282 A JP 18700282A JP S5975343 A JPS5975343 A JP S5975343A
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- JP
- Japan
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- carry
- signal
- transistor
- logic
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１桁上げ信号伝播回路、特に、主として計算機
のＡ内Ｕや乗算器の中の加算処理における桁上げ処理？
高速に行なうた、めの補助紫行なう桁上げ信号伝播回路
に関する。
のＡ内Ｕや乗算器の中の加算処理における桁上げ処理？
高速に行なうた、めの補助紫行なう桁上げ信号伝播回路
に関する。
一般に、集積回路の規模の増大とともに一度に演算処理
されるビット数が大きくなシ、加算処理の場合５桁上げ
信号音次段の加算器に加えるいわゆるリップルキャリ一
方式では演算速度は非常に遅くなってしまうようになっ
た。
されるビット数が大きくなシ、加算処理の場合５桁上げ
信号音次段の加算器に加えるいわゆるリップルキャリ一
方式では演算速度は非常に遅くなってしまうようになっ
た。
このため、桁上げ処理ｒ高速化することが要望されてい
る。
る。
従来のバイポーラＩＣ技術？駆使した桁上げ先見回路は
一例？第１図に示すように、各ビットの加算結果信号Ｐ
ｉ と桁上げ信号Ｇｉから特別の論理回路ケ用いて各ビ
ットのキャリー信号？求めることにより高速化がはから
れて８た。
一例？第１図に示すように、各ビットの加算結果信号Ｐ
ｉ と桁上げ信号Ｇｉから特別の論理回路ケ用いて各ビ
ットのキャリー信号？求めることにより高速化がはから
れて８た。
この第１図に示す桁上げ先見回路の詳細については５例
えば１９７９年ジョンウィリー社（Ｊ ｏｈｎＷｉｌｅ
ｙ ＆ ５ｏｎｓ Ｉｎｃ、）より発行されたカイファ
ン（Ｋａｉ Ｈｗａｎｇ ）著のコンビーータ数値計算
（Ｃｏｍｐｕｔｅｒ Ａｒｉｔｈｍｅｔｉｃ ） の
第３章８節に詳説されているが、以下に、この桁上げ先
見回路について概説する。
えば１９７９年ジョンウィリー社（Ｊ ｏｈｎＷｉｌｅ
ｙ ＆ ５ｏｎｓ Ｉｎｃ、）より発行されたカイファ
ン（Ｋａｉ Ｈｗａｎｇ ）著のコンビーータ数値計算
（Ｃｏｍｐｕｔｅｒ Ａｒｉｔｈｍｅｔｉｃ ） の
第３章８節に詳説されているが、以下に、この桁上げ先
見回路について概説する。
この桁上げ先見回路はバイポーラＩＣのようなインピー
ダンスの低い回路には有効であるが、入力数および出力
数の多いゲートが必要であるため、ＭＯ８型集積回路の
ごとくインピーダンスの高い回路に適用すると、この論
理回路の遅延が大きくなるため、利点は小さい。また、
ノー−ドウエアの増大？招き、消費電流も増大する欠点
ｒ有している。
ダンスの低い回路には有効であるが、入力数および出力
数の多いゲートが必要であるため、ＭＯ８型集積回路の
ごとくインピーダンスの高い回路に適用すると、この論
理回路の遅延が大きくなるため、利点は小さい。また、
ノー−ドウエアの増大？招き、消費電流も増大する欠点
ｒ有している。
このような欠点紫是正するためとＮＭＯ８集積回路？用
いた桁上げ伝播回路の一例？第２図に示す。
いた桁上げ伝播回路の一例？第２図に示す。
第２図に示す桁上げ伝播回路は、半加算器２０１の加算
結果の負論理ｔとった加算結果信号Ｐｉと桁上げ信号の
負論理？とった桁上げ信号Ｇ、とクロック信号端子２１
３に供給されるクロック信号ケ用いて桁上げ信号入力端
子２１１および桁上げ信号出力端子２１２の電位？制御
することにより、桁上げ信号？上位ビットに伝達する速
度の高速化？はかるものである。
結果の負論理ｔとった加算結果信号Ｐｉと桁上げ信号の
負論理？とった桁上げ信号Ｇ、とクロック信号端子２１
３に供給されるクロック信号ケ用いて桁上げ信号入力端
子２１１および桁上げ信号出力端子２１２の電位？制御
することにより、桁上げ信号？上位ビットに伝達する速
度の高速化？はかるものである。
この第２図に示す桁上げ伝播回路の詳細に関しては１９
８０年アディソンウエスレー社（ＡｄｄｉｓｏｎＷｅｓ
ｌｅｙ Ｐｕｂｌ ｉｓｈｉｎｇ Ｃｏｍｐａｎｙ ）
より発行ノカルバーミイド（Ｃａｒｖｅｒ Ｍｅａｄ
）とリンコンウェイ（Ｌｙｎｎ Ｃｏｎｗａｙ）著のＶ
Ｌ８Ｉシｘテム入門（工ｎｔｒｏｄｕｃｔｉｏｎ ｔｏ
ＶＬＳＩ Ｓｙｓｔｅｍｓ ）の第５章５節に詳説
されているので、ここでは以下に概説を述べる。
８０年アディソンウエスレー社（ＡｄｄｉｓｏｎＷｅｓ
ｌｅｙ Ｐｕｂｌ ｉｓｈｉｎｇ Ｃｏｍｐａｎｙ ）
より発行ノカルバーミイド（Ｃａｒｖｅｒ Ｍｅａｄ
）とリンコンウェイ（Ｌｙｎｎ Ｃｏｎｗａｙ）著のＶ
Ｌ８Ｉシｘテム入門（工ｎｔｒｏｄｕｃｔｉｏｎ ｔｏ
ＶＬＳＩ Ｓｙｓｔｅｍｓ ）の第５章５節に詳説
されているので、ここでは以下に概説を述べる。
この桁上げ伝播回路はＮＭＯ８集積回路を用いトランジ
スタによる放電速度が非常に速いが充電する速度は遅い
という性質？補うため１桁上げ信号出力端子２１２？ク
ロック信号により前もって充電しておき、桁上げが発生
するときだけ桁上げ信号出力端子２１２ ’に放電する
ことにより桁上げの有無？伝達する回路である。
スタによる放電速度が非常に速いが充電する速度は遅い
という性質？補うため１桁上げ信号出力端子２１２？ク
ロック信号により前もって充電しておき、桁上げが発生
するときだけ桁上げ信号出力端子２１２ ’に放電する
ことにより桁上げの有無？伝達する回路である。
したがって、充電のためのクロック信号？必要とする欠
点？有する。
点？有する。
さらにこのクロック信号端子？駆動するための回路が必
要で電力？消費する欠点も有する。
要で電力？消費する欠点も有する。
更に充電サイクル中はこの回路の機能が停止するため無
駄時間？必要とする欠点を有する。
駄時間？必要とする欠点を有する。
このように、ｅ−ＭＯ８ＩＣのように低消費電力？めざ
した回路ではクロック線の存在による占有面積の増大と
共にクロック線？充放電する電力消費は無視できない。
した回路ではクロック線の存在による占有面積の増大と
共にクロック線？充放電する電力消費は無視できない。
本発明の目的はかかる欠点？除去し、最小の付加回路に
より桁上げ信号の伝播を高速に達成できるとともに低消
費室カケ実現できる桁上げ信号伝播回路？提供するもの
である。
より桁上げ信号の伝播を高速に達成できるとともに低消
費室カケ実現できる桁上げ信号伝播回路？提供するもの
である。
本発明の桁上げ信号伝播回路は、加算結果信号と桁上げ
信号と全出力する半加算器と、前記加算結果信号？反転
して反転信号全出力する反転手段と、ソースおよびドレ
イン電極がそれぞれ桁上げ入力信号が供給される桁上げ
入力端子と桁上げ出力信号が出力される桁上げ伝播端子
とに接続されゲート電極に前記加算結果信号が供給され
た第一のトランジスタと、前記第一のトランジスタと並
列に接続されゲート電極に前記反転信号が供給された前
記第一のトランジスタとは異極性の第二のトランジスタ
と、ソースおよびドレイン電極がそれぞれ一組の電源線
の一方と前記桁上げ伝播端子とに接続されゲート電極−
二前記桁上げ信号が供給された前記第一のトランジスタ
と同極性の第三のトランジスタと、一方のゲート電極に
前記加算結果信号が供給され他方のゲート電極が桁上げ
伝播端子に接続され前記電源線の他方と前記桁上げ伝播
端子との間にソースおよびドレインが縦続接続された前
記第一のトランジスタとは異極性の第四および第五のト
ランジスタと？含んで構成される。
信号と全出力する半加算器と、前記加算結果信号？反転
して反転信号全出力する反転手段と、ソースおよびドレ
イン電極がそれぞれ桁上げ入力信号が供給される桁上げ
入力端子と桁上げ出力信号が出力される桁上げ伝播端子
とに接続されゲート電極に前記加算結果信号が供給され
た第一のトランジスタと、前記第一のトランジスタと並
列に接続されゲート電極に前記反転信号が供給された前
記第一のトランジスタとは異極性の第二のトランジスタ
と、ソースおよびドレイン電極がそれぞれ一組の電源線
の一方と前記桁上げ伝播端子とに接続されゲート電極−
二前記桁上げ信号が供給された前記第一のトランジスタ
と同極性の第三のトランジスタと、一方のゲート電極に
前記加算結果信号が供給され他方のゲート電極が桁上げ
伝播端子に接続され前記電源線の他方と前記桁上げ伝播
端子との間にソースおよびドレインが縦続接続された前
記第一のトランジスタとは異極性の第四および第五のト
ランジスタと？含んで構成される。
すなわち５本発明の桁上げ信号伝播回路は加算結果出力
と桁上げ信号出力？有する半加算器と、前記加算結果出
力全反転する手段と、桁上げ信号入力端子と、桁上げ信
号伝播端子と、−組の電源線と、ソースおよびドレイン
電極がそれぞれ前記桁上げ信号入力端子と前記桁上げ信
号伝播端子とに接続されｔ第一のトランジスタと、前記
第一のトランジスタと並列に接続されゲート電極が前記
加算結果出力の反転出力に接続された前記第一のトラン
ジスタとは異極性の第二のトランジスタと、ソースおよ
びドレイン電極がそれぞれ前記電源線の一方と前記桁上
げ信号伝播端子とに接続されゲート電極が前記桁上げ信
号出力端子に接続され友前記第−のトランジスタと同極
性の第三のトランジスタと、各々のゲート電極がそれぞ
れ前記加算結果出力端子および桁上げ信号出力端子に接
続され前記電源線の他方と前記桁上げ信号伝播端子との
間にソースおよびドレインが縦続接続された前記第一の
トランジスタとは異極性の第四および第五のトランジス
タと？含んで構成される。
と桁上げ信号出力？有する半加算器と、前記加算結果出
力全反転する手段と、桁上げ信号入力端子と、桁上げ信
号伝播端子と、−組の電源線と、ソースおよびドレイン
電極がそれぞれ前記桁上げ信号入力端子と前記桁上げ信
号伝播端子とに接続されｔ第一のトランジスタと、前記
第一のトランジスタと並列に接続されゲート電極が前記
加算結果出力の反転出力に接続された前記第一のトラン
ジスタとは異極性の第二のトランジスタと、ソースおよ
びドレイン電極がそれぞれ前記電源線の一方と前記桁上
げ信号伝播端子とに接続されゲート電極が前記桁上げ信
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性の第三のトランジスタと、各々のゲート電極がそれぞ
れ前記加算結果出力端子および桁上げ信号出力端子に接
続され前記電源線の他方と前記桁上げ信号伝播端子との
間にソースおよびドレインが縦続接続された前記第一の
トランジスタとは異極性の第四および第五のトランジス
タと？含んで構成される。
次に１本発明の実施例について、図面？用いて。
詳細に説明する。
第３図は、本発明の一実施例？示す回路図で、正論理出
力？もつ半加算器？用い、桁上げ信号？負論理すなわち
論理“θ′″として伝播させる場合の回路例である。
力？もつ半加算器？用い、桁上げ信号？負論理すなわち
論理“θ′″として伝播させる場合の回路例である。
第３図に示す桁上げ伝播回路は、加算結果信号Ｐｉ
？ｌ？節点３１５に１桁上げ信号Ｇ、ｉ節点３１４に出
力する半加算器３０１と１桁上げ入力信号Ｃ１−１が供
給される桁上げ入力端子３１１と１桁一組の電源線と５
桁上げ入力端子３１１と桁上げチャンネルの第１のトラ
ンジスタ３１０と５節点３１５ ’に入力とするｎチャ
ンネルトランジスタ３０７および３０８により作られる
反転増幅器の出力にゲートが接続され第１のトランジス
タ３１０と並列に接続されているｎチャンネルの第２の
トランジスタ３２０ と、ドレイン電極紫桁上げ伝播端
子３１２に、ソース電極？接地し、ゲート會節点３１４
に接続されたｎチャンネルの第３のトランジスタおよび
桁上げ伝播端子３１２と正電源３１８ との間に縦続接
続され、各々のゲート？それぞれ節点３１４および３１
５に接続されたｎチャンネルの第４のトランジスタ３０
５および第５のトランジスタ３０２によ多構成される。
？ｌ？節点３１５に１桁上げ信号Ｇ、ｉ節点３１４に出
力する半加算器３０１と１桁上げ入力信号Ｃ１−１が供
給される桁上げ入力端子３１１と１桁一組の電源線と５
桁上げ入力端子３１１と桁上げチャンネルの第１のトラ
ンジスタ３１０と５節点３１５ ’に入力とするｎチャ
ンネルトランジスタ３０７および３０８により作られる
反転増幅器の出力にゲートが接続され第１のトランジス
タ３１０と並列に接続されているｎチャンネルの第２の
トランジスタ３２０ と、ドレイン電極紫桁上げ伝播端
子３１２に、ソース電極？接地し、ゲート會節点３１４
に接続されたｎチャンネルの第３のトランジスタおよび
桁上げ伝播端子３１２と正電源３１８ との間に縦続接
続され、各々のゲート？それぞれ節点３１４および３１
５に接続されたｎチャンネルの第４のトランジスタ３０
５および第５のトランジスタ３０２によ多構成される。
いま、半加算器３０１の加算結果が論理“０“の場合、
すなわち桁上げ出力信号Ｃｉが前段からの桁上げ入力信
号Ｃ１−□には依存せず、この段の桁上げ信号Ｇｉにの
み依存する場合？考える。
すなわち桁上げ出力信号Ｃｉが前段からの桁上げ入力信
号Ｃ１−□には依存せず、この段の桁上げ信号Ｇｉにの
み依存する場合？考える。
加算結果信号Ｐｌが論理″０″であるから節点３１５は
論理″０″５０″回路出力は論理″′１″′であるので
トランジスタ３１０および３２０はオフとなり、桁上げ
伝播端子３１２は桁上げ入力端子３１１ とは切り離
され、桁上げ伝播端子３１２はトランジスタ３０２，３
０５．３０６ の状態のみで定まる。
論理″０″５０″回路出力は論理″′１″′であるので
トランジスタ３１０および３２０はオフとなり、桁上げ
伝播端子３１２は桁上げ入力端子３１１ とは切り離
され、桁上げ伝播端子３１２はトランジスタ３０２，３
０５．３０６ の状態のみで定まる。
いま、桁上げ信号Ｇｉ が論理“Ｏ″′であれば加算結
果信号Ｐｉ と桁上げ信号Ｇ１ とがともに論理“０“
であるから、トランジスタ３０２および３０５は導通し
、トランジスタ３０６は開放となるから桁上げ伝播端子
３１２は論理″１″となる。
果信号Ｐｉ と桁上げ信号Ｇ１ とがともに論理“０“
であるから、トランジスタ３０２および３０５は導通し
、トランジスタ３０６は開放となるから桁上げ伝播端子
３１２は論理″１″となる。
また５桁上げ信号Ｇ、が論理“ｌ”であれば、トランジ
スタ３０５は開放、トランジスタ３０２および３０６は
導通となり、桁上げ伝播端子３１２は論理“０″′とな
り桁上げ信号が次段に伝達される。
スタ３０５は開放、トランジスタ３０２および３０６は
導通となり、桁上げ伝播端子３１２は論理“０″′とな
り桁上げ信号が次段に伝達される。
次に、半加算器の加算結果信号Ｐｉが論理“１″の場合
、すなわち桁上げ伝播が前段からの桁上げ入力信号Ｃ１
−１が論理“０″′のとき５桁上げ出力信号Ｃ，として
論理“０″′？伝播する場合？考える。
、すなわち桁上げ伝播が前段からの桁上げ入力信号Ｃ１
−１が論理“０″′のとき５桁上げ出力信号Ｃ，として
論理“０″′？伝播する場合？考える。
半加算器３０１では加算結果信号Ｐ、および桁上げ信号
Ｇ、がともに論理“１″紫とることはないから５桁上げ
信号Ｇｉは論理“０″である。この場合、トランジスタ
３０２．３０６は開放、トランジスタ３０５，３１０．
３２０ は導通となるので桁上げ入力信号Ｃｉ−□がそ
のまま桁上げ出力信号Ｃｉ とＬ文伝播されて出力され
る。
Ｇ、がともに論理“１″紫とることはないから５桁上げ
信号Ｇｉは論理“０″である。この場合、トランジスタ
３０２．３０６は開放、トランジスタ３０５，３１０．
３２０ は導通となるので桁上げ入力信号Ｃｉ−□がそ
のまま桁上げ出力信号Ｃｉ とＬ文伝播されて出力され
る。
このようにして、前段からの桁上げ入力信号Ｃ１−□は
、並列接続されたトランスファゲート３１０および３２
００２つにより伝達されるので。
、並列接続されたトランスファゲート３１０および３２
００２つにより伝達されるので。
高速なる桁上げが達成できる。
また、この桁上げ伝播回路は第１図に示すような多入力
のゲート勿必要としないためＭＯＳ Ｉ Ｃ内の多入力
ゲートが必然的に持つ大きな遅延時間？必要とせず、第
２図に示すようにプリチャージ【行なうためのクロック
信号端子２１３が不要であり、トランジスタ数も少いた
め占有面積が小さく、かつプリチャージサイクル？必要
としないため、さらに高速である利点？有している。
のゲート勿必要としないためＭＯＳ Ｉ Ｃ内の多入力
ゲートが必然的に持つ大きな遅延時間？必要とせず、第
２図に示すようにプリチャージ【行なうためのクロック
信号端子２１３が不要であり、トランジスタ数も少いた
め占有面積が小さく、かつプリチャージサイクル？必要
としないため、さらに高速である利点？有している。
また、直流が流れることがないため非常に低消費電力で
ある。
ある。
なお１ この段の最終的な加算結果は、加算結果信号、
／は加算結果出力端子３１９と桁上げ入力端子３１１の
排他的論理和？とることにより得られる。
／は加算結果出力端子３１９と桁上げ入力端子３１１の
排他的論理和？とることにより得られる。
第４図は本発明の他の実施例勿示す回路図で。
第４図に示す桁上げ伝播回路は第３図に示す桁上げ伝播
回路において伝達する桁上げ信号が負論理であっｔもの
？正論理とした場合の回路で、動作論理が（Ｐ、、Ｇｉ
、Ｃｉ−□、Ｃｉ）であったものが（”ｉｎ Ｇｉｎ
Ｃ４−１，Ｃｉ ）と逆転するだけで同様に動作する。
回路において伝達する桁上げ信号が負論理であっｔもの
？正論理とした場合の回路で、動作論理が（Ｐ、、Ｇｉ
、Ｃｉ−□、Ｃｉ）であったものが（”ｉｎ Ｇｉｎ
Ｃ４−１，Ｃｉ ）と逆転するだけで同様に動作する。
第１図は従来の桁上げ先見回路の一例紫示す回路図、第
２図は従来の桁上げ伝播回路の一例？示す回路図、第３
図は本発明の桁上げ伝播回路の一実施例ｒ示す回路図、
第４図は本発明の桁上げ伝播回路の他の実施例を示す回
路図である。 １０１〜１０４・・・・・・半加算器、１０５〜１１８
・・・・・・グー）、２０１・・・・・・半加算器、２
１１・・・・・・桁上げ入力端子％ ２１２・・・・・
・桁上げ伝播端子、２１３・・・・・・クロック信号端
子、３０１・・・・・・半加算器、３１１・・・・・・
桁上げ入力端子、３１２・・・・・・桁上げ伝播端子。 Ａｏ〜Ａ３．Ａｉ、Ｂｏ−Ｂ３．Ｂｉ・・・・・・加算
入力信号＊ ” ６＋ ” １＋ ” ２＊ Ｐ ｓ＋
Ｐ ｉｎ Ｐ ｉｎ Ｐ ｉ＝・＝・加算結果信号、
Ｇｏ、Ｇ、、Ｇ２．Ｇ３．Ｇ、、Ｑｉ ０．。 ・・・桁上げ信号、Ｃ−□、Ｃ１−□、Ｃｉ−□・・・
・・・桁上げ入力信号、ｃｏ−Ｃ３，Ｃ１，Ｃ１・・・
・・・桁上げ出力信号。 ＸＩ／ 窮Ｚ図 躬４ 間
２図は従来の桁上げ伝播回路の一例？示す回路図、第３
図は本発明の桁上げ伝播回路の一実施例ｒ示す回路図、
第４図は本発明の桁上げ伝播回路の他の実施例を示す回
路図である。 １０１〜１０４・・・・・・半加算器、１０５〜１１８
・・・・・・グー）、２０１・・・・・・半加算器、２
１１・・・・・・桁上げ入力端子％ ２１２・・・・・
・桁上げ伝播端子、２１３・・・・・・クロック信号端
子、３０１・・・・・・半加算器、３１１・・・・・・
桁上げ入力端子、３１２・・・・・・桁上げ伝播端子。 Ａｏ〜Ａ３．Ａｉ、Ｂｏ−Ｂ３．Ｂｉ・・・・・・加算
入力信号＊ ” ６＋ ” １＋ ” ２＊ Ｐ ｓ＋
Ｐ ｉｎ Ｐ ｉｎ Ｐ ｉ＝・＝・加算結果信号、
Ｇｏ、Ｇ、、Ｇ２．Ｇ３．Ｇ、、Ｑｉ ０．。 ・・・桁上げ信号、Ｃ−□、Ｃ１−□、Ｃｉ−□・・・
・・・桁上げ入力信号、ｃｏ−Ｃ３，Ｃ１，Ｃ１・・・
・・・桁上げ出力信号。 ＸＩ／ 窮Ｚ図 躬４ 間
Claims (1)
- 加算結果信号と桁上げ信号と？出力する半加算器と、前
記加算結果信号？反転して反転信号？出力する反転手段
と、ソースおよびドレイン電極がそれぞれ桁上げ入力信
号が供給される桁上げ入力端子と桁上げ出力信号が出力
される桁上げ伝播端子とに接続されゲート電極−に前記
加算結果信号が供給された第一のトランジスタと、前記
第一のトランジスタと並列に接続されゲート電極に前記
反転信号が供給された前記第一のトランジスタとは異極
性の第二のトランジスタと、ソースおよびドレイン電極
がそれぞれ一組の電源線の一方と前記桁上げ伝播端子と
に接続されゲート電極に前記桁上げ信号が供給された前
記第一のトランジスタと同極性の第三のトランジスタと
、一方のゲート電極に前記加算結果信号が供給され他方
のゲート電極が桁上げ伝播端子に接続され前記電源線の
他方と前記桁上げ伝播端子との間にソースおよびドレイ
ンが縦続接続された前記第一のトランジスタとは異極性
の第四および第五のトランジスタと２含むことケ特徴と
する桁上げ信号伝播回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187002A JPS5975343A (ja) | 1982-10-25 | 1982-10-25 | 桁上げ信号伝播回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187002A JPS5975343A (ja) | 1982-10-25 | 1982-10-25 | 桁上げ信号伝播回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5975343A true JPS5975343A (ja) | 1984-04-28 |
Family
ID=16198483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57187002A Pending JPS5975343A (ja) | 1982-10-25 | 1982-10-25 | 桁上げ信号伝播回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975343A (ja) |
-
1982
- 1982-10-25 JP JP57187002A patent/JPS5975343A/ja active Pending
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