JPS5977697A - デコ−ダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデコーダ、特にシフト機能を有するいわゆるニ
ブルモード（Ｎｉｂｂｌｅ　Ｍｏｄｅ）動作を行うデコ
ーダ回路に関する。

ニブルモードデコーダ回路（以下ニブルモード回路とい
う０）は、行アドレスストローブ（ＲＡＳ）クロック及
び列アドレスストローブ（ＣＡＳ）／ロックによる２相
りロックマルチアドレス方式のＭＯ８型ランダムアクセ
スメモリ（以下ＲＡＭという。）の高速化を狙いとして
最近強力に開発が進められているものである。このニブ
ルモード回路は、従来の高速アクセスを特長とする６ペ
ージモードに代シ通常のＲＡ８／ＣＡ８サイクルにおい
て、供給されたアドレス情報をもとに、引ト１．き供給
されるＣＡ８クロックのみによシ列デコーダに付加した
７フトレジスタによシ内部で列アドレスを発生し外部ア
ドレスの供！＠ヲ必髪としないため１ベージモードより
もアクセス時間が数分の−に短縮されるなど一層の高速
化を図ったものである。

このニブルモードデコーダ回路は、従来の２相クロツク
によるマルチアドレス方式のＭ行×Ｎ列のマトリックス
状に配置されたメそリセルと、Ｍ個の行を選択する行デ
コーダとＮ個の列を選択する列デコータ゛により構成さ
れるランダムアクセスメモリにおいて、特に列デコーダ
にシフトレジスタを組み込み、これを介して隣接する列
デコーダを次々に連結し、Ｎ番目の列デコーダはＮ番目
のシフトレジスタを介して、最初の列デコーダへと接続
される閉回路１［成することによ）得られる。

これによるデコーダ回路は、Ｒ，Ａｓ／ＣＡＳサイクル
時、最初任意の行及び列アドレス情報音それぞれ取シ入
れ、メモリセルがアクセスされ、さらにアドレス情報に
よる列デコーダの選択、非選択情報がシフトレジスタに
取り込まれる。その稜ＲＡＳクロックを活性化状態に維
持したまま、ＣＡ８クロックののみのサイクルに移行す
ると、該クロックのみに同期して発生するクロックによ
りＲＡＳ／ｍサイクルで取シ込まれた列アドレス情報の
転送を開始する。このシフトレジスタ付デコーダによる
アドレス情報の保持、転送はそれぞれＣＡ８クロックの
活性期間中に発生する保持用クロック及びリセット期間
中に発生する転送用クロックとにより１ビツト毎になさ
れる。この結果、この連続アクセスモードでのメモリセ
ルのアクセスは、従来の列アドレスバッファに取シ込ま
れることで得られる列アドレス情報を必要とせず、必ず
連続したアドレスをアクセスする。又ＣＡＳクロックの
リセット期間中に転送りロックを発生する方式は、次の
サイクルで、必ず次の番地をアクセスすることが既にわ
かっているため、巨クロックによるＣＡＳの隣接デコー
ダへの列情報の転送及び隣接デコーダの決定が可能とな
り連続アクセスモードのサイクルをも著しく短縮できる
という他の効用も発生する。さらに、通常の几ＡＳ／Ｃ
ＡＳサイクルでは保持用クロックのみが発生し、転送り
ロックは発生しないよう設定されるため、列アドレス情
報がレジスタに取フ込まれるのみで、通常の列デコーダ
としての機能はなんら損なわれない。

さらにこの保持機能によシ通常のＲＡＳ／ＣＡ８サイク
ル毎にアドレス情報に対応した保持情報を更新できるの
で、連続アクセスサイクルへの移行に対し、円滑に列ア
ドレス情報を転送し得るという効用も期待できるなど多
くの効用を有している。

しかし、このニブルモード回路には、当然の事ながら、
従来の列デコーダに対し、行デコーダ間を連結し列アド
レス情報の保持・転送を行うシフトレジスタの付加が必
須である。これに伴い回路構成素子の増加による集積度
、消費電力及び回路の安定性晦の問題が付随する。この
なかでも特に消費電力の増加及び回路の不安元性を増加
さすことは、メモリ全体の特性を損うことになるので重
要であり、本発明はこの問題点の改良に関するものであ
る。

第１図は同一出願人によって提案されたデコーダ回路の
一例を示す回路図である。この図は８ビツトシフト段の
うちの一つの段を表わしている。

このデコーダ回路は、アドレス２進信号を受ける０几結
合された３個のトランジスタＱ１〜Ｑ３とクロッフグ′
２の制御を受ける負荷トランジスターとから形成される
デコーダと、デコード１１９１の保持、転送を担うトラ
ンジスタＱ、〜Ｑ　ｌ　？とから形成されるシフトレジ
スタ部とからなっている。ＮＯＲ出力節点に現われるデ
コード情報ＮＯＲ，ｏはトランジスタＱｓ　、Ｑａ　’
ｒ：、介し、クロック５２’ｔ、によりトランス７アゲ
ートトランジスタＱ、７．Ｑｓに伝達され、これを受け
て選択されたＩ１０バス、　ｌ１０ｏＩ１０゜の情報が
データバスＤ　Ｉｌｏ　、　Ｄ　Ｉｌｏへと伝達される
。

次にこの回路の動作概要を、ＲＡ８／ＣＡＳサイクルで
、デコーダ八が選択され、引はき連続アクセスサイクル
へ移行する場合について説明する。

デコーダの決定彼遇択デコータ゛Ｄｏの出力節点ＮＯ鳥
は１Ｈルベルに他はすべて１Ｌルベルになる。その後発
生するクロッフグ、が印加されると、節点■はトランジ
スタｑ及びＱ＋ｏとのレシオで定まるＩＬルベルとなフ
、これを受けてトランジスタＱ１．はオンするＯＹＥ、
はクロック５ＺＩＬ　を受はデフーダ出力節点情報によ
勺トランス７アゲートトランジスタ対（Ｑ？　、Ｑｓ　
）を駆動するデータバス信号であシ同時にトランジスタ
Ｑｓｔのゲートに印加される０トランジスタＱ、は節点
■のレベルを受けてオンしているため、節点■はトラン
ジスタＱｌｌ　ｋ介Ｌ、ＶＤｎ−Ｖｒ（ＶＤｎｉｔｔ源
電圧、ＶＴはトランジスタのしきい値電圧）レベルに充
電され、データ選択情報をこの節点■に蓄積する。クロ
ック５２’Ｌによりデコード情報のラッチ動作が完了す
ると、ＣＡ８クロックのリセットを受は転送りロック９
ＢＴが発生し転送動作を開始する。トランジスタＱ１４
及びＱ１□は節点■の電位を受はオン状態となっている
。クロック９６Ｔがこれらのトランジスタに印加される
と節点［Ｆ］及びクロックＰＳＹｏは上昇を開始する。

クロックＰＳＹ０の電位上昇時には、トランジスタＱ１
４及びＱｏのゲート−ドレイン間容量がクロック０Ｔに
よる節点■のブートストラップ用コンデンサとして寄与
するため、節点■Ｕ　ＶＤＤ　−ＶＴレベルよシ速やか
にＶＤＤレベル以上へと上昇するので、節点［Ｆ］及び
クロックＰ８Ｙ、はＶＤＤレベルとなフ次段デコーダの
入力トランジスタＱｘａにテコード情報金伝達するとと
もにトランジスタＱｔｓｅオンさせることによシ、前段
デコーダの選択情報である用ルベルを“Ｌルベルへと移
行させ選択デコーダを非選択状態とする。なおトランジ
スタＱｓｓは多重選択防止用、トランジスタＱ１６は節
点［Ｆ］の用ルベル′ｆ、”Ｌ”レベルへの復帰用であ
る。

以上説明したように第１図に示す回路は、回路も簡単化
され確実に動作するよう良く考えられている。しかしな
お次の問題点が考えられる。まず、ｊｌｓｌの問題点は
、デコード情報の保持回路としてトランジスタＱ９　＋
　ｕ、ｔｏからなるレシオ回路を用いているので、その
デコード情報１■４ルベルをラッチして節点■を’Ｌ“
レベルにする動作において、トランジスタも及びＱｔｏ
が共にオン状態となり消費電力を発生する。この消費電
力は各デコーダ毎に発生するのでメモリ全体としては無
視できない大きさとなることである。

次に、第２の問題点はこの回路においてクロックＰＳＹ
ｏとなるトドンジスタＱ１テのンースとトランジスタＱ
ｘｓのゲートによる節点は、転送りロック戸アが印加さ
れなけれはそのレベルが固定されないハイインピーダン
スで低レベルのいワユるローフロート（Ｌｏｗ　１１’
ｌｏｇｔ　）状態であるために雑音の影舎を受は易いこ
とである。

第２図に従来のニブルモード回路の他の一例の回路図を
示す。（ニス、シーフィールドイートンエトアル１ア　
１００ｎｓ　　６４Ｋ　ダイナミック・ラム　ユージン
グ　レダンダンシイ　ティクニクス１Ｓ、５ｈｅｆｆｉ
ｅｌｄ　Ｅａｔｏｎ　ｅｔａｌ　”Ａ　ＩＱＱｎｓ　　
５４ＫＤｙｎａｒｎｉｃ几ＡＭ　Ｕｓｉｎｇ　Ｒｅｄｕ
ｎｄａｎｃｙ　Ｔｅｃｌｔｎｉ−ｑｕｅｓ”　ｌ５８Ｃ
Ｃ８１，ＰＰ、８４／８５参照）この回路は４ビツトシ
フト段のうちの一つの段を表わしていて、トランジスタ
Ｑ□〜Ｑ、３３から形成されるデコーダと、デコード情
報の保持、転送を担うトランジスタＱ□〜Ｑ、８　から
形成されるシフトレジスタ部とそれからの選択信号・非
選折信号を受ける入力用トランジスタＱ！９　ｐ　Ｑｓ
ｏ　　とを含んでいる。デコーダ出力節点■に現われる
デコード情報は、トランジスタＱ１４を介してクロック
９３ｙ。

及びクロック５’ＹＩＮ　によりトランスフアゲ−トド
トランジスタＱｓｙ　ｒ　Ｑｓ・　に伝達され、これを
受けて選択されたＩ１０バス、Ｉｌｏ、ｌ１０ｏの情報
がデータバスＤＩ１０．ＤＩ１０へと伝達される。

次にこの回路の動作概要について説明する。最初にこの
デコーダ回路が選択された場合についてを述べる。クロ
ック５ｚＩｐＲにより負荷トランジスタＱｓ＋ｔｌ−介
しデコード回路出力節点■はＶＤＤ　−ＶＴの１Ｈルベ
ルにある。次いでクロック９！３ＹＯとｕｙ＋Ｎ（ｉ＝
ｏ、１，２．３）全印加すると、節点■がＶＤＤレベル
以上になるとともに節点■が２Ｈルベルとなりデータ選
択情報が節点■に蓄積される０次いこれに従って節点■
のレベルがＶＤＤレベルとなることによＨ−ランジスタ
Ｑ８．を介して節点■のレベル’ｉ　ＶＤＤ　−ＶＴの
ＩＨルベルとし入力トランジスタＱｓｏのゲートにデコ
ード情報を伝達する。この結果トランジスタＱ、。はオ
ンとなりデコーダ出力節点■は１Ｌ″レベルとなる。一
方最初にデコーダ出力節点■がＩＬ＠の場合は、クロッ
ク５ｚｌＹｏ及び５’ｙ　Ｉ　Ｎ−１が印加されること
になりトランジスタｑ１ヲ介して節点■のレベルがＶＤ
Ｄ　−ＶＴの１Ｈルベルとな少、これに伴い節点■のレ
ベルはＶＤＤレベルとなり入力用トランジスタＱ、のゲ
ートに与えられる。これによシブコード回路の出力節点
■はＶＤＤ−ＶＴの１Ｈ″レベルに充電される。すなわ
ちこの回路においては、クロック９１５ｙｏとクロック
戸ア、Ｎの組合せにより、このデコード回路が最初に選
択された場合には次にリセットされるよう節点■のレベ
ルｉ　”Ｈ’レベルにし、最初非選択であって次回選択
される場合は充電されるよう節点■のレベルをＩＨ″レ
ベルとすることによシブコードｆｉ′ＩＮのシフトが行
われている。

ところで、この回路での問題点は前述の第１図の回路の
第２の問題点として指摘したところの、ローフロート（
Ｌｏｗ　Ｆｌｏａｔ）状態にあるところの節点が幾つも
あるということである。すなわち、クロック９６Ｙｏが
上がらないうちは、クロック島、（ｉ＝ｏ、１，２．３
＞はいずれもＩＬルベルにあるので、トランジスタＱ□
＊　Ｑｔｓ　＋　Ｑｔａ　ｔ　Ｑｔａはいずれもオフと
なり節点■及び節点■の電位は不定である。従って、ト
ランジスタＱｔｔ　＋　’１’□のオン、オフも不明で
節点■、■の電位が不安定、更にトランジスタ魁？　ｒ
　Ｑ、ｔａ　のオン、オフも不明でｍ点■の電位が不定
である。最悪の場合には、トランジスタＱ＊ｔ　＋　Ｑ
ｘｓ　ｔ　）ランジスタＱｚｏ　ｌ　Ｑａｏ　ｐ　　及
びトランジスタＱａ＋　ｒ　Ｑｓ。がそれぞれともにオ
ン状耽となり消ＳＩｃ電力の増大、更には誤動作を引き
起こす原因となる。

以上説明したように、ニブルモード回路は多くの特長を
有しているにもかかわらず、消費電力を大きく増加させ
、史には回路の不安定性を増加させる恐れがあるなどの
欠点を有している。

本発明の目的は、か＼る従来技術の欠点を除去し、消費
電力の増加が抑制され、かつ安定性の向上されたニブル
モード動作を行うところのデコーダ回路を提供すること
にある。

本発明の回路は、外部アドレス信号によって選択動作を
行う並置された衿数個のデコーダ回路からなフ、該デコ
ーダ回路が該デコーダ回路の出力信号の逆相出力信号を
ダイナミックな動作によシ発生する逆相出力信号発生回
路と、前記デコード回路の出力信号と前記逆相出力信号
とをラッチするラッチ回路と、該ラッチ回路にラッチさ
れた情報に基づき隣接する一方の側のデコーダ回路を充
電あるいは放電するための選択信号あるいは非選択信号
を発生する選択信号発生回路及び非選択信号発生回路と
、瞬接する他方の側のデコーダ回路からの選択信号及び
非選択信号を入力する入力回路とを備えてなることから
なっている。

以下本発明について図面を参照し詳細に説明する０ 第３図は本発明の一実施例を示す回路図である。

この実施例の回路は、４ビツト７７ト段のうちの一つの
段を表わしており、実際にはこのデコーダ回路が４個並
置されて一つのニブルモード回路を形成する。この実施
例の回路は、アドレス２通信号Ａｊ、Ａｊを受けるＯＲ
結−合されたトランジスタＱ４！、Ｑ４Ｍ　　とクロ、
ツク５２Ｉｐの制御を受ける負荷トランジスタＱ４１と
クロック戸□によりＯＲ回路を分離するためのトランジ
スタＱ４４とからなるデコーダ回路１と、このデコーダ
回路１の出力（節点＠のレベル）をトランジスタＱ、４
？　、　Ｑ４ａ　’ｆｔ−介してクロックρＮ１によ逆
入力し前記出力信号ｌ０８ｉ（””ＬＬＬ３）の逆相出
力信号１０８ｉ全ダイナミックな動作により発生する逆
相出力信号発生回路３と、出力信号ｌ０８ｉとその逆相
出力信号ｌ０８ｉをラッチするラッチ回路５と、このラ
ッチ回路５にラッチされた情報に基づき隣接する一方の
１）１．ｌｉのデコード回路を充電あるいは放電するた
込の選択信号５ＨＦＴ＋＋１（ｉ＋１はｉ　＝　３のと
きは０となるものとする）あるいは非違択匍号ＬｌＩＳ
ｔ＋ｔｉ％生する選択信号発生回路４及び非選択信号発
生回路６と、隣接する他方の側のデコーダ回路からの選
択信号８ＨＦＴｉ及び非選択信号ＤＩ８ｉｆｉ：入力す
る入力回路２とからなっている。なおこの図では前述の
第１図及び第２図では示しておいたデコーダ回路１の出
力信号１０８ｉを伝達して選択された工ρバスの情報を
データバスに伝達するトランス７アゲートトランジスタ
は図示していない。

逆相出力信号発生回路３は以下のように構成される。ト
ランジスタＱ４．のドレインはクロック戸、。

端子にソースがトランジスタＱｓｏのドレインに接続さ
れ出力信号ｌ０８ｉの出力節点となシ、ゲートがトラン
ジスタＱｓｓｅ介してトランジスタＱｗａ　’／）ケー
ト及びトランジスタＱＩ４のソースに接続され、トラン
ジスタＱ、。のソースは接地され、そのゲートはトラン
ジスタＱｓｉのゲートに接続されている。

トランジスタＱＩＩｌ＋とトランジスタＱｓｅとはゲー
トとドレインがそれぞれ交差接続されてフリップ７０ツ
ブを形成しておりそれらのソースは共に接地されておハ
　トランジスタＱ＋＋ｓのドレインＬトランジスタＱｌ
＋４のソースに接続され、トランジスタＱ１１４のドレ
インは電源（ＶＤＤ）端子に、ゲートはクロック５’Ｐ
Ｎ端子に接続されている。そしてトランジスタＱｓｅの
ドレインはトランジスタＱ４．のソースに接続されこの
逆相出力信号発生回路３の入力節点となるとともにトラ
ンスファゲートトランジスタ（図示して臂ない）へのデ
コーダ出力節点となっている。更にトランジスタＱ　！
　ｓのソースは接地され、そのドレインはトランジスタ
ｇ、、ｖのソースに接続され、トランジスタＱ０のドレ
インは節点０に、ゲートはクロック＋２’Ｎ２端子に接
続されている。

ラッチ回路５は以下のように構成される。トランジスタ
ＱａｓとＱ６４はゲートとドレインがそれぞれ交差接続
されて７リツグフロツプ回路を形成しており、それぞれ
のソースは接地されている０このフリップフロップ回路
の節点［相］は、ドレインがＶＤＤ端子にゲートかそれ
ぞれクロック戸、及びデコーダ回路の出力信号ｌ０８ｉ
に接緒されるトランジスタＱｓ！及びＱ６゜のソース並
びにソースが接地されゲートが逆相出力信号ｌ０８ｉに
接続されたトランジスタＱｅｓのドレインに接続されて
いる。７リツグフロツプ回路の他方の節点０は、ドレイ
ンがＶＤＤ端子にゲートが逆相出力信号ｌ０８ｊＫ接続
されるトランジスタＱｅｌｌｌのソース並びにソースが
接地されゲートが出力信号ｌ０８ｉに接続されるトラン
ジスタＱｓａのドレインに接続されている。

選択信号発生回路４は以下のように構成される。

トランジスタＱｌｌ？はドレインがクロックｌｐＮ端子
に、ゲートがトランジスタＱＩＩｌｌを介して前記７リ
ツプ７０ツブの節点［相］に接続され、ソースがトラン
ジスタＱｓｓのドレインと接続され選択信号８ＨＦＴ＋
＋１の出力節点を形成している。トランジスタＱｓａの
ソースは接地され、ゲートは前記フリップ７０ツブの節
点Ｏに接続されている。

非選択信号発生回路６は以下のように構成されている。

トランジスタ（ｉ’、ｓｓはドレインかクロック外、端
子に、ゲートがトランジスタＱａｙを介して前記７リツ
グフロツプ回路の節点ＯＫ接続され、ソースがトランジ
スタＱ６゜のドレインと接続され非選択信号ＤＩ８＋＋
ｔの出力節点を形成している。

トランジスタＱｓｏのソースは接地され、ゲートは前記
７リツグフロツプの節点［相］に接続されている。

入力回路２は、ドレインがＶＤｎ＠子にゲートが選択信
号８ＨＦＴｉに接続されソースがデコーダ回路１の出力
節点■に接続されたトランジスタＱ４１と、ドレインが
この出力節点０に、ゲートが非選択信号ＤＩＳｉＫ接続
され、ソースが接地されているトランジスタＱ４６とか
ら構成されている。

第４図は第３図の実施例の回路における各クロック信号
のタイ゛ムチャ−１１−示し、第５図は各信号及び各節
点の動作波形を示すものである。次にこれらの図を参照
してこの実施例の回路の動作をＲ，ＡＳ／ＣＡ８サイク
ルで、このデコーダ回路が、最゛初に非選択であって次
回選択される場合と、最初に選択され次回非選択となる
場合に分けて以下に説明する。

（ａ）最初に非選択であって次回選択される場合。

（第５図（ａｌ参照） この場合は、このデコーダ回路が最初非選択であるので
、アドレス信号Ａｉ、Ａｊの両方ともにｌＨ″レベルに
ある。デコーダ回路１の出力節点■はクロック５Ｚ’ｐ
によってトランジスタＱ＋１に通してプリチャージされ
てＶＤＤ−ＶＴ　（）ランジスタのしきい値電圧）の１
Ｈルベルにあるが、クロック５２１Ａの印加によりトラ
ンジスタＱ４４がオンするので節点■のレベルはＩＬル
ベルに移行する。すなわちデコータ゛が非選択であると
決定される。これニ伴いトランジスタＱ＋ｖのドレイン
とトランジスタＱ４８のゲートによる節点＠のレベルも
１ＨルベルからＩＬルベルへと移行する。一方この状態
においては逆相出力信号発生回路３及びラッチ回路５の
７リツプフロツプ回路の一方の節点■及び［有］のレベ
ルはそれぞれＶＤＤ　−ＶＴの１Ｈ”レベルに１、これ
に伴いトランジスタＱ□のドレインとトランジスタＱ４
Ｇのゲートによる節点◎及びトランジスタＱｓｅのドレ
インとトランジスタＱ、γのゲートによる節点［相］の
レベルはそれぞれＶＤＤ−ＶＴよシはや＼低いレベルの
１Ｈルベルにある。又トランジスタＱｇａがオンとなり
出力信号ｌ０８ｉはＩＬルベルに保たれる。

次に、クロックへ１引き続いて少し遅れクロック５ｚ＋
、、　ｆ　’Ｌ”レベルからＶＤＤレベルの１Ｈルベル
に立ち上げる。かくすると節点◎のレベルはトランジス
タＱ４．のゲート−ドレイン間容量によるブートスト２
ツブ効果により　’ＶＤＤ以上のレベルに上昇し、逆相
出力信号ｌ０８ｉの出力節点であるトランジスタＱｓｏ
のドレイン電位１Ｖｎｏレベルとたし、結果としてＶＤ
Ｄレベルの１Ｈ＠レベルにある逆相出力信号ＩＯ８ｉが
出力されることになる。

これに従い、トランジスタＱ６１及びＱ、６．がオンと
なり、節点［相］のレベルはＩＬルベルに節点０のレベ
ルＩｄ　ＶＤＤ　−ＶＴレベルの′Ｈルベルに移？Ｔ　
Ｌ、それに伴い節点［相］のレベルはＩＬルベル、節点
［相］レヘルハＶＤＤ　−ＶＴ　ヨりや＼低いレベルの
１Ｈ″レベルに移行する。かくしてデコーダ回路１の出
力信号ｌ０８ｉＦｉ節点［相］に、逆相出力信号ＩＯ８
ｉは節点０にそれぞれラッチされたことになる。

デコード情報のラッチングが終るとクロックρ□に引き
続いてり四ツク戸Ｎ１及びＡ２を順次に１Ｌルベルに移
行する０かくするとトランジスタＱ４４はオフとなりＯ
Ｒ回路を構成するトランジスタｑ。

及びＱ４．はたとえアドレス情報が印加されても動作し
なくなシ多重アドレスなどの誤動作を完全に防止するこ
とになる。又節点◎のレベルはＶＤＤ以上のレベルから
もとのＶＤＤ　−ＶＴよりもや＼低い１Ｈｌレベルに移
行する。

次に、転送りロッククＰＮを１ＬルベルがらＶＤＤレベ
ルの”Ｈ″に立ち上げると、節点［相］のレベルはトラ
ンジスタＱ６８のゲート−ドレイン間容預°にょるブー
トストラップ効果によｆｉ　ＶＤＤ以上のレベルに上昇
し、非選択信号Ｄ　Ｉ　８１＋１の出力節点であるトラ
ンジスタＱ６．のドレイン電位がＶＤＤレベルの１Ｈル
ベルとなル非選択信号ＤＩ８Ｉ＋ｓが次段のデコーダ回
路の入力回路へ向けて送出され之。なおこの場合トラン
ジスタＱｓｓはオンとなシ選択信号５ＨＦＴ　Ｉ＋１　
／ｄ　”Ｌ”　　レベルとなる。

（ｂ）最初に選択された場合。（第５図（ｂ）参照）こ
の場合は、このデコーダ回路が最初に選択されるのでア
ドレス信号Ａｉ、Ａｊの両方とも”Ｌ’レベルにある。

クロックρ□の印加によシトランジスタＱ４４がオンす
ることにより、このアドレス情報が確定されデコーダ出
力として節点０のレベルが１Ｈルベルに保持される。次
にクロックρＮ１引き続いて少し遅れてクロックａＮ２
を１Ｌ″レベルから■ＤＤレベルの１Ｈ″レベルに立ち
上ける。かくすると、節点０はトランジスタＱ＋１１の
ゲート−ドレイン間容量によるブートストラップ効果に
よｊ５　ＶＤＤ以上のレベルに上昇し、デコーダ回路出
力信号の出力節点であるトランジスタＱｓａのドレイン
電位がＶＤＤレベルとなシ、結果としてＶＤＤレベルに
ある出力信号ｌ０８ｉが送出される。これに従い、トラ
ンジスタＱ□及びＱ、。がオンとなるので節点０及び０
のレベルはｆＬルベルに移行するとともにトランジスタ
Ｑ、。のドレイン電位［”Ｌ”レベルとなり結果として
ｔＨｗレベルにある出力信号ＩＯ８ｉの逆相信号として
１Ｌルベルにある逆相出力信号Ｉ０８　ｉが出力される
ことになる。

一方、トランジスタＱ６゜及びＱ６６がオンとなり、節
点［相］のレベルｉｄ　’Ｈ’レベル、節ａ’ｉ’？）
のレベルは１Ｌルベルを保持する。すなわち、デコーダ
回路ｌの出力信号ＩＯ８ｉは節点［相］に、逆相出力信
号ＩＯ８ｉは節点０にラッチされたことになる〇デコー
ド情報のラッチングが終ると、クロックダ□に引き続い
てクロック信号９ｊＮ１及びρＮ２を順次に１Ｌルベル
に移行する。この結果ト２ンジスに、節点■及び節点［
相］はｌＬルベルに移行する。

次に、転送りロックｙ３ＰＮＩ　ＩＩ、ルベルからＩＨ
ルベルに立ち上げると、節点［相］のレベルはトランジ
スタＱｌ＋？のゲート−ドレイン間容量によるプートス
トラップ効果によ、９ＶｎＤレベル以上に上昇し、選択
信号５ＨＦＴ＋＋ｔの出力節点であるトランジスタＱｌ
１８のドレイン電位がＶＤＤレベルの１Ｈルベルとなフ
、選択信号５ＨＦＴ＋＋１が次段のデコーダ回路の入力
回路へ向けて送出される。なおこの場合トランジスタＱ
６ｑはオンとなり非選択信号ＤＩＳｌ＋１はＩＬ″レベ
ルとなる。

１Ｈ″レベルの選択信号５ＨＦＴ＋＋ｔ　５受けた次段
のデコーダ回路はその出力節点が１Ｈ″レベルに充電さ
れる。この第３図の回路においてはｌＨ６レベルにある
選択信号ａＩ（ＦＴｉを受けてトランジスタＱ４１がオ
ンすることにより節点■が充電される。

一方、′Ｈルベルの非選択信号ＤＩ８ｔ＋ｘ２受けた次
段のデコーダ回路はその出力節点がｌＬルベルへと放電
される。この第３図の回路においては、１Ｈルベルにあ
る非選択信号Ｄ　Ｉ　Ｓ　ｓ＋ｔを受けてトランジスタ
Ｑ４８がオンすることにより節点■が放電してＩＬルベ
ルとなる０ なお以上の説明において、トランジスタＱ６．。

Ｑｓｓの動作を省略したが、これは節点０．＠がローフ
ロート−状態になるのを防止するために挿入されたもの
である。すなわち、トランジスタＱ５．。

Ｑｓｓがない場合、節点０．＠はクロッフグ□＋　５’
　Ｐ　Ｎが共に１Ｌルベルで選択信号５ＨＦＴｉ　、非
選択信号ＤＩＳｉか共に＠Ｌルベルの場合はトランジス
タＱ４４　＋　Ｑ４１１　＋　Ｑ４６が共にオフとなジ
ローフロート状態となり得るが、トランジスタＱ！！　
＋　Ｑｉｓ　があるとトランジスタＱｇｓは節点＠が°
Ｈ“レヘルノタメＡ−７Ｌ、ておシ、トランジスタＱ、
！はクロック５’Ｎ２を１Ｈルベルに上げることによｐ
オンとなるので節点■、＠はＩＬ’レベルに固定される
０なおこの回路においてもクロックφ８、とクロック５
２ＩＰＮとが全く交差しなけれは、クロック５’ＰＮが
ｌ　Ｉ、ｌレベルとなりクロックｌＨｚが上るまではや
はシ節点■。

＠はローフロート状態となシ得るが、これもクロックｙ
５ＰＮとクロックρＮ１をトランジスタめしきい値電圧
ＶＴ付近で交差させてやることにより防止することがで
きる。

次に以上の動作におけるアドレス入力と各出力信号の組
合せを第１表に示す。

菌１表 以上説明したとおシこの実施例の回路においては、アド
レス情報によりデコーダ回路１の出力が決まると、その
出力信号Ｉ０８と逆相の出力信号ｌ０８Ｑ逆相出力信号
発生回路３によシ発生し、この逆相出力信号ＩＯ８と出
力信号ＩＯ８とをラッチ回路５でラッチし、転送りロッ
ク（クロック％Ｎ　）によ５、’Ｈ’レベルにある選択
信号８ＨＦＴあるいは非ｆ択信号ＤＩＳをそれらの発生
回路４あるいは６により発生させ、これを次シフト段の
デコーダ回路の入力回路に入力することによシ次段のデ
コーダ回路の充電あるいは放電を行わせしめ、これが次
から次へと閉回路を形成しているデコーダ回路へ転送さ
れ確実な７７ト動作が行われる０ 次に、この実施例の回路においては前述の従来技術で問
題とされている消９！電力及び回路の不安定性の増加の
問題が解消されていること全説明する。

まず、逆相信号発生回路３についてみると、まず逆相出
力信号ＩＯ８ｉがＩＨルベルにある場合には、クロック
５’Ｎ１及びρＮ２が１Ｈ″レベル、出力信号ｌ０８ｉ
及びクロックＯＰＮはｗＬａレベルにあル（１）で、ト
ランジスタＱ４１はプート状態、トランジスタＱｓｏ　
ｒ　Ｑｓａ　＋　Ｑ□はオフ、トランジスタＱ□、Ｑ、
６はオンになっている。次に反対に、逆相出力信号ＩＯ
８ｉがＩｌ、ルベルにある場合には、トランジスタＱ４
゜、Ｑｌ１４．Ｑ、６がオフ、トランジスタＱｌ１０．
ＱＩＩＩ、Ｑ□がオンになっている。従って、どこにも
ＶＤＤ端子から接地端子への電流通路が形成されず、流
れる電流はレベル変化に伴うトランジェントな充放電電
流のみで直流電流が流れることはない。この特性は回路
的には、トランジスタＱｓｓ　＊　Ｑｓａ　からなるフ
リップ７０ツブの一方の節点を出力信号ＩＯ８ｉ節点と
するとともに逆相信号Ｉ０８　ｉの出力トランジスタＱ
、。のゲート駆動節点として用い、この７リツープ７０
ツブがダイナミックに動作するよう負荷回路を設定して
いる午とによっている〇一方、この逆相信号発生回路３
には節点０のノ・イインピーダンス節点が設けられてい
るが、節点０はゲートがＶＤＤ端子に接続されたトラン
ジスタＱ＊ｔｋ介して節点■と結はれておシ、節点０の
レベルはトランジスタＱ□のオン、オフによ、９　’Ｌ
”レベルかｌＨルベルに保持されているので不安定なロ
ーフロート状態になることはない。

次に、ラッチ回路５についてみると、まず出力信号Ｉ０
８　ｉがＩＬルベル、逆相出力信号ｌ０８ｉが１Ｈルベ
ルにある場合には、トランジスタＱ６゜。

Ｑａｔ　＋　Ｑ、６４　ｒ　Ｑ、ａａがオフ、トランジ
スタＱａｔ　、　Ｑａｓ、Ｑ６．がオンになっている。

次に反対に出力信号Ｉ０８　ｉが１）４ルベル、逆相出
力信号ｌ０８ｉが１Ｌルベルにある場合は、トランジス
タＱｅ１＋　Ｑａｔ　＋Ｑ、ａｓ　ｒ　Ｑｅｇ　がオフ
、トランジスタＱｅｏ　＋　Ｑａ４　＋　Ｑａｓがオン
になっている。従って、どこにもＶＤＤ端子から接地端
子への電流通路が形成されず、流れる電流はレベル変化
に伴うトランジェントな充放電電流のみで直流電流が流
れることはない。この特性は回路的には前述の逆相信号
発生回路３の場合と同様に、トランジスタＱｅｓ　＋　
Ｑａ４　からなるフリラグフロップを用いその両筒点に
それぞれデコーダ回路の出力信号ｌ０８ｉとその逆相出
力信号１０８ｉをラッチするようにしそれがダイナミッ
クに動作するよう回路を設定していることによっている
。

一方、このラッチ回路５には、ノ１イインピーダンス節
点がないのでローフロート状態により回路動作が不安定
になることはない。

次に、遠択信号発生回路４及び非選択信号発生回路６に
ついてみると、まず選択信号５ｆ（ＦＴ＋＋ｔカ’Ｈ’
　レベルの場合には、トランジスタＱｌｌｓ。

Ｑｅｓがオフ、トランジスタＱｓｙ　＋　Ｑｓｏ　ｔ　
Ｑｌｌ？　ｒ　Ｑａ。

がオンしておシ、反対に、非選択信号Ｄ　Ｉ　Ｓｉ＋ｒ
が１Ｈルベルの場合には、トランジスタＱＩ＋７１９６
ｇがオフ、トランジスタＱ□ｓ　Ｑｓｏ　ｒ　Ｑａ）、
Ｑ６８がオンとなっている。従って、こ＼でも電流通路
は形成されないので直流電流が流れることはない。

一方、この信号発生回路４，６には、ハイインピーダン
ス節点として節点［相］と節点［相］とが設けられてい
るが、それぞれゲートがＶＤＤ端子にｉＮされているト
ランジスタＱｇｏ及びＱａｙ′！！−介してラッチ回路
５の７リツプフロツプの節点に接続されておシネ安定な
ローフロート状態になることはない。

最後に入力回路２″であるがこれは選′−信号５ＨＦＴ
ｉと非選択信号ＤＩＳｉとは互に逆相の関係にあるので
、トランジスタＱ４１１及びＱ４＋１が同時にオンする
ことはないので直流電流が流れることはない。

更に、デコーダ回路１の出力となる節点■、０のローフ
０−ト状態の防止対策はすでに説明したとおフである。

以上説明したとおシ、この実施例の回路によると、回路
の動作においては、　ＶＤＤ端子と接地端子とを結ぶ電
流通路を形成することがなく流れる電流はレベル変換に
伴う僅かなトランジェントな充放電電流のみで直流電流
は流れないので、従来のように直流電流が流れることに
よる消費電力の大きな増加はなく、巣に従来回路のよう
に不安定であるところのローフ０−ド状態にあるハイイ
ンピーダンス節点も夫賛牛有しないので、雑音などの妨
害を受けることもなく安定な動作を行うニブルモード回
路が僅られる。

又、この発明は以上説明した一実施例に限定されないこ
とはいうまでもない０要は、（ロ）路構成を、入出力信
号及びクロックに応じてダイナミックに動作することよ
Ｃ，ＶＤＤ端子と接地端子とを結ぶ直流電流通路を形成
させないと同時にローフロート状態に節点電位がならな
いよう設足すれは良い。

以上詳細に説明したとおシ、本発明の回路は、回路構成
を入出力信号及びクロックに応じてダイナミックに動作
するよう設定されているので、流れる電流はレベル変換
に伴う僅かなトランジェントな充放電電流のみで、従来
のような直流電流による消費電力の大きな増大はなくな
るとともに、従来回路で問題とされた回路動作の不安定
を招集する恐れのある、ローフロートハイインピーダン
ス状態にある節点も笑哄士有していないので安定性が向
上するという効果を有している。

【図面の簡単な説明】

第１図、第２図は従来例の第３図は本発明の一芙施例を
示す回路図、第４図及び第５図はそれぞれ第３図に示す
一実施例のクロック信号のタイムチャート及び各信号、
各節点レベルの波形図である。 １・・・・・・デコーダ回路、２・・・・・・入力回路
（選択・非選択信号の）、３・・・・・・逆相信号発生
回路、４・・・・・・選択信号発生回路、５・・・・・
・ラッチ回路、６・・・・・・非選択信号発生回路、Ｑ
１〜Ｑｘａ　＋　Ｑ＊ｔ〜Ｑｓｓ　ｔ　Ｑ４１〜Ｑ６・
・・・・・・Ｎチミンネル型ＭＯ８）ランジスタ、〆Ｐ
・戸いダＴ・Ｙ８０２戸ＰＲ・戸ＹＯ・ダＹＩＮ・戸Ｙ
ＩＮ−１・望Ｐ、グＡＬＡＪ１．ダＮ２１戸ＰＮ・・・
・・・クロック、Ａ　ｉ　、　Ａ　ｊ　−９−、−アド
レス入力信号、ｌ０８ｉ・・・・・・出力信号、ｌ０８
ｉ・・・・・・逆相出力信号、５ＨＦＴＩ＋１　・・・
・・・選択信号、ＤＩＳ　ｔ−Ｈｌ・２６２．非選択信
号、■、■、［Ｆ］、■〜■、０〜［相］・・・・・・
節点。

Claims (1)

【特許請求の範囲】
1. （１）外部アドレス信号によって選択動作を行う並置さ
   れた複数個のデコーダ回路からなシ、該データ回路が該
   デコーダ回路の出力信号の逆相信号をダイナミックな動
   作によ多発生する逆相出力信−号発生回路と、前記デコ
   ーダ”回路の出力信号と前記逆相出力信号と金ラッチす
   るラッチ回路と、該ラッチ回路にラッチされた情報に基
   づき隣接する一方の側のデコーダ回路を充電あるいは放
   電するための選択信号あるいは非選択信号を発生する選
   択信号発生回路及び非選択信号発生回路と、隣接する他
   方の側のデコーダ回路からの選択信号及び非選択信号を
   入力する入力回路とを備えてなることを特徴とするデコ
   ーダ回路。