JPS5980765U - デジタル接地抵抗計 - Google Patents

デジタル接地抵抗計

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JPS5980765U
JPS5980765U JP17738282U JP17738282U JPS5980765U JP S5980765 U JPS5980765 U JP S5980765U JP 17738282 U JP17738282 U JP 17738282U JP 17738282 U JP17738282 U JP 17738282U JP S5980765 U JPS5980765 U JP S5980765U
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JP
Japan
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rectifier
known resistor
analog
resistance meter
converter
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JP17738282U
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Inventor
健 佐伯
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株式会社立川無線計器製作所
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来例を示す略式回路図、第２図は本考案の実
施例を示す略式回路図、第３図は本考案に用いる２重積
分式アナログ・デジタル・コンバータのブロック図、第
４及び第５図はその動作説明図である。 Ｌ・・・・・・ライン、ＳＷ・・・・・・スイッチ、Ｒ
・・・・・・既知抵抗、Ｄ３．　　ｒ、　　ｒ’・・・
・・・第１の整流・分圧手段、ＬＯ・・・・・・ニュー
トラルφライン、Ｄ４．　　ｒ、　　ｒ’・・・・・・
第２の整流・分圧手段、ＡＩ、　ＤＩ、　ＣＩ。 Ａ２．Ｄ２．Ｃ２・・・・・・ピーク−ホールド回路、
Ａ／Ｄ・・・・・・２重積分式アナログ・デジタル・コ
ンバータ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 配電線のラインにスイッチ及び既知抵抗を直列に接続し
    て上記既知抵抗の一端を接地し、この既知抵抗の両端に
    第１の整流・分圧手段を接続すると共に上記既知抵抗の
    接地側の一端と上記配電線のニュートラル・ライン間に
    第２の整流・分圧手段を接続し、上記スイッチを瞬間的
    にオンさせたとき、上記第１の整流・分圧手段の出力を
    ピーク・ホールドして２重積分式アナログ・デジタル・
    コンバータの基準電圧端子に印加すると共に、上記第２
    の整流・分圧手段の出力をピーク・ホールドして上記ア
    ナログ・デジタル・コンバータの入力端子に印加し、上
    記アナログ・デジタル・コンバータに上記配電線の接地
    回路の接地抵抗を表示させるようにしたデジタル接地抵
    抗計。
JP17738282U 1982-11-24 1982-11-24 デジタル接地抵抗計 Granted JPS5980765U (ja)

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JP17738282U JPS5980765U (ja) 1982-11-24 1982-11-24 デジタル接地抵抗計

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Publication Number Publication Date
JPS5980765U true JPS5980765U (ja) 1984-05-31
JPH0316069Y2 JPH0316069Y2 (ja) 1991-04-08

Family

ID=30385379

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JPH0316069Y2 (ja) 1991-04-08

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