JPS598120B2 - デイジタルスイツチング装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、デイジタル信号のスイツチングに関する。

本発明は、パルス符号変調（ＰＣＭ）信号のスイツチン
グに応用される。本発明はまた、ＰＡＢＸ（自動式構内
交換設備）電話交換機として用いることのできるデイジ
タルスイツチング装置に関する。マイクロプロセツサな
どのプログラム記憶式中央制御装置の制御を受けて動作
を行なうデイジタルスイツチを用いたＰＡＢＸは公知さ
れている。

このような装置は、内線ユニツト、交換線ユニツト、お
よび会議ユニツト、検出器、試験回路などの各種装置の
形式をとる複数のポートを有している。以上の線路ユニ
ツトはアナログ信号とデイジタル信号との間の変換を行
なうコーデツク（ＣＯｄｅｃ）と、中央制御装置の制御
を受けて適当な諸ポートに出入するデイジタル信号のル
ート割当ての動作を行なうデイジタルスイツチとを包含
している。

相異なる種類のポートの、種類および相対数は設備ごと
にかなり変動する。

本発明の目的は、幅広く変動する要求に応じうるデイジ
タルスイツチング装置を提供することである。本発明に
よれば、中央制御装置の制御下でデイジタル信号のスイ
ツチングを行なうデイジタルスイツチング装置であつて
、複数のポートに接続されうるよう構成され該ポートの
各々からのデータ信号と信号情報の双方を含む信号を該
ポートから受けてその信号を多重化するための多重化装
置と、データ信号と信号情報とを分離されたそれぞれの
多重化チヤネルに分離するための装置と、多重化された
データ信号と信号情報とを結合するための手段と、前記
ポートのそれぞれに伝達すべき結合されたデータ信号と
信号情報とを選択するための多重分離装置とを包含して
いる第１段と；前記第１段によつて分離された信号情報
を受け一時的にこれを記憶するよう接続された信号入力
装置と；前記第１段によつて結合されるべき信号晴報を
受け一時的にされを記憶するよう接続された信号出力装
置と；前記第１段から多重化されたデータ信号を受ける
よう配置され、前記中央制御装置の制御下で特定の入力
ポートから共通路（Ｈｉｇｈｗａｙ）へ対応する特定の
タイムスロツトにおいて信号を送信するよう構成された
入カタイムスイツチング段と；該入カタイムスイツチン
グ段からの信号を受け、信号情報と結合させ前記多重分
離装置を経て適当なポートに送信せしめるようにデータ
信号を前記第１段に送信するよう構成された出力タイム
スイツチング段と；を包含していることを特徴とするデ
イジタルスイツチング装置が提供される。

前記分離するための装置および結合するための装置がデ
ータ形式変更セクシヨンと信号形式変更セクシヨンとを
包含しており、該セクシヨンはそれぞれ、交互に読取り
と書込みとを受けるランダムアクセス・メモリを包含し
ていることができる。前記データ形式変更セクシヨンと
前記信号形式変更セクシヨンは、それぞれ、交互に読取
りと書込みとを受ける１対のランダムアクセス・メモリ
を包含しており、各メモリ対において一方のメモリが読
取りを受けている時他方のメモリが書込みを受けている
よう構成されていることができる。前記多重化装置は１
つまたはそれ以上の並列入カー直列出力シフトレジスタ
を包含していることができる。前記多重分離装置が１つ
またはそれ以上の直列入カー並列出力シフトレジスタを
包含していることができる。

前記入カタイムスイツチング段が、データ入力を有する
データ記憶装置と、該記憶装置のデータ入力に接続され
前記第１段からのデータ信号を受信するように配置され
た直列一並列変換器と、中央制御装置の制御下でアドレ
ス信号を前記データ記憶装置に供給しそれによつて該デ
ータ記憶装置からデータの読出しが前記適当なタイムス
ロツトにおいて行なわれるよう動作する接続記憶装置と
、を包含していることができる。

前記出力タイムスイツチング段は多重分離装置を包含し
ていることができる。

前記第１段から信号情報を受信しまた該第１段へ信号情
報を送信するための前記信号入力装置および信号出力装
置はそれぞれ前記中央制御装置によつてアクセスされう
るメモリ装置を包含していることができる。

該デイジタルスイツチング装置は前記入力および出力タ
イムスイツチング段に接続されている信号音発生器およ
び会議ユニツトを包含していることができる。

前記出力タイムスイツチング段は、データ記憶装置と、
該データ記憶装置からデータを受信するように接続され
た並列一直列変換器と、中央制御装置の制御下で前記デ
ータ記憶装置にアドレス信号を供給して該記憶装置から
のデータの読取りを制御する接続記憶装置とを包含して
おり、前記デイジタルスイツチング装置は入力および出
力両夕フイムスイツチング段の中間に配設されたスペー
ススイツチング段を包含することができる。

本発明の１実施例においては、該デイジタルスイツチン
グ装置は自動式構内交換設備（ＰＡＢＸ）でありデータ
信号がデイジタル化された通話サンプルであり、また、
前記ポートは加入者線ユニツトと交換線ユニツトとを包
含しており、これらユニツトはそれぞれアナログ信号と
デイジタル信号との間の交換を行なうためのコーデツク
（ＣＯｄｅｃ）を包含している。

以下、添付図面を参照しつつ本発明を実施例によつて説
明する。

説明されるスイツチングシステムの実施例は、自動式構
内交換設備（ＰＡＢＸ）である。

このＰＡＢＸは８ビツトのマイクロプロセツサを中央処
理装置として用いているプログラム記憶式装置である。
線路、トランク、補助ユニツト、および交換扱者コンソ
ールの間のスイツチングはパルス符号変調（ＰＣＭ）技
術によつて行なわれる。通話信号はＡ法表示（Ａｌａｗ
ｒｅｐｒｅｓｅｎｔａｔｉＯｎ）に符号化された後スイ
ツチに伝送される。加入者間のスイツチングは、符号化
された信号を適当な時間に受信加入者に送り、デイジタ
ル信号をアナログ形式に再変換することによつて行なわ
れる。全ての通話信号はデイジタルに符号化されてから
デイジタルスイツチに印加されるので、このＰＡＢＸは
、ＰＡＢＸ位置に高価なＰＣＭ多重化装置を必要とする
ことなく、通話信号を再生線システム（Ｒｅｇｅｎｅｒ
ａｔｅｄｌｌｎｅｓｙｓｔｅｍ）を経て直接市内交換に
送信することができる。このＰＡＢＸは１６０ポートの
容量を有し、典型的な場合として、１２０の電話内線、
２４の交換線、および、ＭＦ４検出器、ＰＡＢＸ間回路
または試験ポート回路、交換扱者コンソール・インタフ
エイスなどの１６の各種補助装置を包含しうる。第１図
において、ＰＡＢＸは複数の線路ユニツトを有するが、
その１つが１０に示されている。

それぞれの線路ユニツトは、例えば電話端または交換線
に関連しており、同期的に動作して１２５μＳｅｃ毎に
８ビツトＰＣＭサンプルを発生するように構成されてい
る。これらの線路ユニツトは３２のグループ毎に棚式多
重回路（Ｓｈｅｌｆｍｕｌｔｉｐｌｅｘｃｉｒｃｕｉｔ
８）に接続されており、棚式多重回路の１つが１１に示
されている。それぞれσの線路ユニツトは、それが関連
する棚式多重回路に２つの線路で接続されているが、そ
の一方は信号が一方向に伝送されるものであり、他方は
信号が反対方向に伝送されるものである。

それぞれの棚式多重回路１１は、信号入力回路１２、信
号出力回路１４、入カタイムスイツチ１５、および出カ
タイムスイツチ１６に接続さわている。入力および出力
タイムスイツチは相互にキャビネツト・インタフエイス
回路１７を経て接続されているが、キャビネツト・イン
タフエイス回路の機能については後述する。このＰＡＢ
Ｘは、信号音発生回路１９、会議ユニツト２０、および
予備の回路カード用の場所１８を有しており、これらの
それぞれは、共通路２２によつて信号回路１２および１
４に、また、タイムスイツチ１５および１６に接続され
ている。

このＰＡＢＸは、メモリ２６，２７，２８と関連する中
央処理装置２５によつて制御される。処理装置２５およ
びメモリ２６ないし２８は、データおよびアドレス母線
３０，３１、アドレス復号回路３３およびデータおよび
アドレス母線３５および３６によつて、信号回路および
タイムスイツチ回路に接続されている。それぞれの１２
５μＳｅｃ間隔内において、線路ユニツト１０はそれが
関連する棚式多重回路１１に、個々の線を経て９ビツト
のグループを送るのであるが、９ビツトのうちの８ビツ
トは通話サンプルを包含しており第９番目のビツトは８
ビツト信号符号の一部をなす。

線路ユニツト１０とそれに関連する棚式多重回路１１と
の間のデータ速度は従つて、通話と信号の結合について
、７２１ＣｂｉｔＳ／Ｓｅｃとなる。棚式多重回路１１
は３２の７２ｋｂｉｔｓ／Ｓｅｃのデータ流を一定の順
序に組合せて、２３０４ｋｂｉｔｓ／Ｓｅｃでデイジタ
ル共通路（Ｄｉｇｉｔａｌｈｉｇｈｗａｙ）上に送り、
ついで通話および信号データを分離しておのおのを入カ
タイムスイツチ１５に２０４８ｋｂｉｔｓ／Ｓｅｃで、
また、信号入力回路１２に２５６１ｄ）Ｉｔｓ／Ｓｅｃ
で、それぞれ送信する。第１図に示されているように、
スイツチの中心的部分は時間一空間一時間の構造を基礎
にしている。

この構造は、スイツチの全ての回路カードを収容するた
めに２つのキャピネツトが必要な場合に要求される。単
一キャビネツト設備の場合には、入カタイムスイツチン
グ段と、多重分離装置の形式の出力タイムスイツチング
段とから成る、この構造を単純化したものが用いられる
。この場合は、入カタイムスイツチ１５は棚式多重回路
から２０４８１ｄ）Ｉｔｓ／Ｓｅｃの共通路を受け、直
列から並列（８ビツト幅）に変換し、８共通路を多重化
して２５６Ｘ８ビツトの読取／書込メモリを包含するタ
イムスイツチ通話記憶装置に逐次書込む。これらの８共
通路のうちの５つは棚式多重回路から来ており、他の３
つは信号音発生器１９、会議ユニツト２０、およびスペ
アカード・ポジシヨン１８から来ている。入カタイムス
イツチ内の接続記憶装置は、キャビネツト・インタフエ
イス１７へ入る８ビツト並列共通路上への情報の非周期
的読出しを制御する。単一キャビネツト設備においては
、キャビネツト・インタフエイスは、８ビツト共通路上
へ、出力タイムスイツチ回路１６への信号を通過させる
のみである。出力タイムスイツチ回路１６はその時通話
チャネルを多重分離して８共通路上に帰し、棚式多重回
路１１への直列伝送に変換復帰せしめる。棚式多重回路
を経て線路ユニツト１０に至る帰路は、単に順路と２重
になつているだけである。単一キャビネツトは、任意の
入タィムスロツトを任意の出タイムスロツトに相互連結
することができ、無閉塞的である。このことは、制御装
置が交換機を通じて接続を行なおうとした時、径路探索
が不必要になるので重要である。設備の規模を大きくす
るために第２キヤビネツトが設けられた場合は、インタ
フエイス１７はスペース・スイツチング・ユニツトを包
含し、出力タイムスイツチ１６は全時間スイツチ能力を
与えられる。

この場合の出力タイムスイツチは、入力タイムスイツチ
と極めて類似している。信号入力および出力回路１２，
１４は、棚式多重回路１１、会議ユニツト２０、信号音
発生器１９、およびＣＰＵデータおよびアドレス共通路
３０，３１の間のバツフアおよびアクセス作用を提供す
る。

３２の信号チヤネル（８ ｂｉｔｓ／Ｃｈａｍｌ、繰返速度／ＫＨｚ）を包含する
２５６ｋｂｉｔｓ／Ｓｅｃの共通路が、信号回路と棚式
多重回路との間のそれぞれのアクセスに用いられる。

信号回路の構造は、共通路が読取／書込メモリへの出入
の際に多重化される方法において、タイムスイツチング
回路といくぶん類似している。信号入力回路は２５６×
８ビツトの読取／書込メモリを有しており、それに対し
て情報は１ｋＨｚの繰返速度で書込まれる。この情報は
後に、リフレツシユ速度とは無関係な速度で中央処理装
置２５によつて読取られうる。信号出力回路１４はまた
、信号出力共通路上へ出力されるべき情報を保持する読
取／書込メモリを有するが、この情報は中央処理装置２
５によつて更新されるまで１ｋＨｚの速度で繰返される
。交換の制御は、中央処理装置２５により、ＣＰＵ２５
とそのメモリ２６ないし２８との間の接続を可能ならし
める３状態母線３０，３１および関連の制御線路を経て
行なわれる。

そこには８つのデータ線路と１８のアドレス線路とが存
在し、８つのデータ線路とアドレス線路の８つとは、ア
ドレス復号回路３３を経て、回路１２，１４，１５、お
よび１６まで延長している。この配置によれば、完全な
アドレス復号の必要性を回避することができる。メモリ
回路２６ないし２８は、読取専用、読取主用（Ｒｅａｄ
−ＭＯｓｔｌｙ）、または読取／書込用のいずれかの形
式のものである。

プログラム情報は読収専用メモリに記憶され、必要とさ
れる諸量は、呼処理ソフトウエア内に備えられるべき機
能によつて、設備ごとに変化する。読取主用メモリは、
電力遮断に対して持久性を有し、偶発的な過剰書込みに
対し保護されている読取／書込メモリを用いて構成され
うる。あるいは、それに代わるものとして、書込動作を
行なえるようにするのには電気的条件を特別に変化させ
ることが必要な、電気的に変更可能なメモリを使用する
こともできる。読取主用メモリは、短符号ダイヤリング
・データ（ＳｈＯｒｔｃＯｄｅｄｉａｌｌｉｎｇｄａｔ
ａ）などの更新を頻繁に必要としない、設備の特徴とな
る情報を含有する。読取／書込メモリは、電話装置その
ものによつて通常更新される一時利用者向けのサービス
情報のために使用される。読取／書込メモリはまた、呼
の現状および現在までの過去の状況を示し、それぞれの
呼の経過状況を示す表を包含する呼記録情報を含有して
いる。中央処理装置２５は、Ｉｎｔｅｌ８Ｏ８５マイク
ロプロセツサと関連する入力／出力インタフエイス装置
とを包含している。

このマイクロプロセツサは主母線システムへのアクセス
を行ない、また周辺装置への直列データ転送を行なうた
めの３つのＶ２４データ・インタフエイスを有している
。これらのインタフエイスのうちの２つは、正常回路カ
ードコネクタ（ＮＯｒｍａｌｃｉｒｃｕｉｔｃａｒｄｃ
ＯｎｎｅｅｔＯｒ）を経て接続されている。これら２つ
のインタフエイスの一方は第２キャビネツトとの通信用
のものであり、他方は周辺ユニツト、すなわちテレプリ
ンタ、ラインプリンタ、またはテープレコーダへの出力
用のものである。第３インタフエイスは、フオールツマ
ン・テレタイプ（Ｆａｕｌｔｓｍａｎｓｔｅｌｅｔｙｐ
ｅ）のアクセスに用いられる中央処理装置を包含する回
路カードの前部のコネクタを経てアクセスされる。

ＣＰＵを包含するこの回路カードはまたウオツチドツグ
・タイマ（ＷａｔｃｈｄＯｇｔｉｍｅｒ）−包含してお
り、このウオツチドツグ・タイマは、システム故障また
は電力障害の場合に、ＣＰＵの再始動を制御し、また、
指示された内線をある交換線に接続するシステム・フオ
ールバツクを制御する。このウオツチドツグは１００ｍ
ｓｅｃ毎にＣＰＵによつてトリガされることにより、非
作動状態に保持されている。もし、このトリガがなくな
ると、ウオツチドツグはＣＰＵをプログラム開始位置に
強制的にもつて行くことによつて、ＣＰＵを再出発させ
ようとする。もし、それが不成功に終つた場合は、フオ
ールバツク機能が動作せしめられて、リレーが付勢され
、指示された内線を交換線に接続する。会議および信号
音発生回路１９および２０は、多重回路１１と同じイン
タフエイスを用いて、信号用システムおよび通話共通路
を呼出すことができる。

会議ユニツト２０は、３２ポートまでの容量でいくつか
の同時会議を行なうことが可能である。会議呼出しを制
御するための信号は信号出力回路１４を経て多重路上に
送出される。信号音発生器１９は監視信号音のみを発生
するが、その構造はＭＦ信号音発生器を付加しうるよう
になつている。発生せしめられたそれぞれの信号音は、
一定のタイムスロツト位置において、スイツチに入る時
分割多重共通路上に現われ、制御装置はスイツチに命令
して与えられたポートを特定の信号音に接続しなければ
ならない。もし、ＭＦ４およびＭＦ５の両送出能力が必
要ならば、第２信号音発生回路が必要になる。クロツク
回路が備えられており、このクロツク回路は交換用水晶
発振器および波形発生装置を包含している。

２キャピネツト動作またはデイジタル市内交換に対する
直接的デイジタル呼出しが行なわれる場合のために、交
換用発振器を外部クロツク源に従属せしめる機構が備え
られている。

交換機に対する電力は、交流一直流変換器によつて本線
から導入され、個々の回路に必要な電力が供給される。
電源装置は、分離通気路の使用によつて、主キヤビネツ
ト電子装置から比較的高度に熱的に孤立せしめられてい
る。第２図には、諸回路がキヤビネツト内に配置されて
いる状況が示されている。

キヤビネツトの頂部にある棚４０は制御棚であつて、中
央処理装置２５とそれに関連するメモリおよび信号回路
、タイムスイツチ回路、信号音発生器および会議ユニツ
トを包含している。制御棚の下にある６つの棚は線路ユ
ニツト棚である。これらの棚は全ての線路ユニツト１０
を包含している。キャビネツトの基部には交換機に対す
る電源装置を包含する電源棚４３がある。全ての棚には
、あらかじめ結線されたスライドが用いられており、棚
の間には、キヤビネツトの頂部から底部まで降下するリ
ボンケーブルによる接続が存在するだけである。ＭＤＦ
接続は、速やかなオンサイト成端（０ｎｓｉｔｅｔｅｒ
ｍｉｎａｔｉ０ｎ）を可能にする技術を用いて、ブラッ
クイン・アクセスによつて行なわれる。第３図は、第２
図のキヤビネツトの制御棚４０上における個々の回路カ
ードの配置を示している。回路カードは、クロツク回路
、信号音発生回路、会議ユニツト、出力タイムスイツチ
、キヤビネツト・インタフエイス、入カタイムスイツチ
、信号出力回路、信号入力およびアドレス復号回路、中
央処理装置、およびメモリ回路に対するものが備えられ
ている。予備のカード用の場所も備えられている。第４
図には、典型的な線路ユニツト棚の配置が示されている
らそれぞれの線路ユニツト棚は、棚式多重回路１１のた
めの棚式多重カード５０を有し、棚式多重回路１１は、
それぞれの棚上の３２ポートおよび制御棚の制御および
スイツチング回路の間のアクセスを実現する。

ポート自体は、４または２ポートに必要な回路を包含す
るカード上に取付けられている。２ポート・カードは５
１に、また４ポート・カードは５２に示されている。

通常の賃貸範囲のＰＡＢＸに応用する場合においては、
４ポート・ユニツトは内線回路であり、一方２ポート・
ユニツトは交換線回路およびＰＡＢＸ間結線回路を包含
することになろう。２ポート・ユニツトはまた、ＭＦ受
信装置、コンソール・インタフエイス回路、記録告知装
置、および試験ポートなどの、交換機へのアナログ・ア
クセスを要する補助装置を包含することができる。

フオールバツク・リレーは、２ポート・カードと４ポー
ト・カードとの間に置かれたカード５３上に取付けられ
ている。第５図には、ポート１０の１形式をなす交換線
ユニツトの構造図が示されている。

この交換線ユニツトは、１対の電話線１００，１０１に
よつて、電話交換機に接続されている。線路１００およ
び１０１は、検出器および送信器を包含する回路１０２
に接続されている。回路１０２は、リンギングの印加を
検出するため、ループ状態を監視するため、および、終
話中における交換装置からでた信号の公共交換機への印
加を検出するために備えられている。信号（例えば、接
地呼出しのデイジツトパルス）を公共交換機に送信し、
また、諸検出器に呼の相異なる段階における種々の組合
せが印加されるようにするための諸リレーが備えられて
いる。回路１０２はループシミユレータ１０４に接続さ
れ、ループシミユレータ１０４はさらに２線−４線変換
器１０５に接続されている。２線−４線変換器１０５の
出力は、フイルタ１０６を経て符号器１０８に接続され
、符号器１０８の出力は線路１０９を経て棚式多重回路
に供給される。

棚式多重回路１１からの信号は、線路１１０を経て受信
することができ、復号器１１２に結合せしめられる。

この復号器は、フイルタ１１４を経て２線−４線変換器
１０５に接続されている。この回路はさらに、信号論理
装置１１５を包含しており、信号論理装置１１５は回路
１０２および符号器１０８および線路１１０に接続され
ている。ループシミユレータ１０４は、演算増幅器、ト
ランジスタ、抵抗、およびコンデンサを包含しており、
定電流シンク（Ｓｉｎｋ）による成端のループ状態をシ
ミユレートするように配置されている。

信号論理装置１１５は、個々の検出器、送信回路、およ
び信号装置の間のインタフエイス作用を行なうために備
えられている。検出器の状態は、直列送信に先立つて静
止化（Ｓｔａｔｉｃｉｓｅ）され、通話デイジツトと多
重化されるが、一方、逆方向においては論理装置は静止
化された状態を復号して、送信リレーを動作せしめ、パ
ルス作動せしめられるべきデイジツトを信号によつて与
える。符号器１０８は、Ａ法ＰＣＭサンプルを線路１０
９上に発生するように配置されており、これらのサンプ
ルは線路１００および１０１上に受信された通話信号を
表現する。これらのサンプルは次にスイツチに供給され
て処理される。第６図には、内線ユニツトの構造が示さ
れている。

この線路ユニツトは、ダイヤルからの２線線路間または
ＭＦ電話と棚式多重回路１１に入る７２ｋｂｉｔｓ／Ｓ
ｅｃのデイジタル共通路との間のインタフエイスを与え
る。このような線路ユニツトが４つ、単一のブラックイ
ン回路カード上に備えられている。この線路ユニツトは
、線路給電回路、ループ検出器およびリンギング印加回
路を包含する回路２２０を包含している。

回路２２０は、２線−４線変換器２２１および信号論理
装置２２２に接続されている。２線−４線変換器２２１
はフイルタ２２４を経てコーデツク２２５に接続されて
おり、コーデツク２２５からフイルタ２２４への帰路は
フイルタ２２６を経由して与えられている。

コーデツク２２５は、入来するアナログ通話信号を表現
するＡ法サンプルを発生し、その符号化されたサンプル
を線路２２８を経で棚式多重回路１１に送信するように
配置されている。このコーデツクはまた、多重回路１１
から線路２２７を経て符号化サンプルを受信し、それら
のサンプルを復号して、電話器に送信するためのアナロ
グ信号を発生する。コーデツクについては、英国特許出
願第５０１４／７７号（対応する日本国特許出願第１２
２３２−７８号）に詳細に説明されている。信号論理装
置２２２の出力線路は、回路２２０、電力スイツチング
回路２２９、およびコーデツク２２５に接続されている
。電力スイツチング回路２２９は、線路ユニツトが使用
されない時に、電力を変換器２２１、フイルタ２２４，
２２６、およびコーデツク２２５から遮断して、電力を
節約する。第７，８、および９図には、棚式多重回路１
１の例が示されている。

それぞれの回路１１は、多重化段、多重分離段、および
通話および信号形式変更器を包含している。多重化段は
第７図に示されており、３２の線路ユニツトからの符号
化入力を線路１２０上に受信するように配置された、４
つの並列入力ー直列出力シフトレジスタ１１５ないし１
１８を包含している。多重化装置の直列出力は線路１２
１上に現われ、第９図に示されている形式変更器に供給
される。線路１・２１上の出力は、２３０４ｋｂｉｔｓ
／Ｓｅｃの流れを包含している。第９図において、形式
変更器は通話および信号情報の分離を行ない、通話形式
変更部分１２４と信号形式変更部分１２５とを有してい
る。部分１２４および１２５は実質的に同じものであり
、主な相異点はそれらの動作速度にある。それぞれの部
分は１対の２５６×１ビツトのランダムアクセス・メモ
リ１２８，１２９および１３１，１３２と、関連するデ
ータセレクタ１３３およびカウンタ１３４とを包含して
いる。パットがインタリーフされた通話および信号を与
えるための形式変更および速度変更はＲＡＭｌ２８，ｌ
２９，ｌ３ｌ，ｌ３２において交互に読取りおよび書込
みを行なうことによつて実現される。２０４８ｋｂｉｔ
ｓ／Ｓｅｃの通話データは線路１３５上に現われ、２５
６ｋｂｉｔｓ／Ｓｅｃの信号データは線路１３６上に現
われて、それぞれ第１図の入カタイムスイツチ１５およ
び信号入力回路１２に伝送される。

形式変更は、符号化通話および信号に対して別別に行な
われるのであるが、それぞれの形式変更器は２方向性の
装置である。

これが可能になるのは、スイツチ内のこの点において必
要なクロツク速度（２ＭＨｚ）による。２５６タイムス
ロツトの多重化のスイツチングを中央スイツチにおいて
行なうためには、バイト・インタリーフ多重変換を行な
つた後に直列一並列交換を行なわなくてはならない。

このため、バイトのインテグリテイを保証するのに、チ
ヤネル毎の記憶装置フレームが必要となる。この記憶装
置は、棚式多重回路カード上に棚毎に区分して収容され
ている。それぞれの形式変更回路はスウインギング・バ
ツフア（Ｓｗｉｎｇｉｎｇｂｕｆｆｅｒ）として動作し
、１つの記憶装置に書込みが行なわれている時は他の記
憶装置では読取りが行なわれていることになる。これは
、書込みと読取りとのクロツク速度が異なるために必要
なのである。多重化装置から線路１２１上への入力デー
タ速度は２３０４１ｄ）Ｉｔｓ／Ｓｅｃである。

ビツトＯ時間中に３２ポートの３２信号デイジツトは、
２３０４ｋＨｚのクロツクを受けるカウンタの制御下に
ある２つの信号記憶装置１３１，１３２の一方に書込ま
れる。それぞれの書込動作が行なわれる前にアドレスさ
れた場所が読取られ、そこに含有されていた信号デイジ
ツトが、線路１４０を経ての多重分離装置への出方向の
送信に挿入される。一方、他の信号記憶装置は、２５６
ｋＨｚのクロツクを受けるカウンタの制御下において、
２５６ｋｂｉｔｓ／Ｓｅｃのデイジツト速度で読取られ
る。

それぞれの読取動作の直後に、中央信号出力回路１４か
らの信号が同じ場所に書込まれて記憶され、後に、次の
信号フレーム中に多重分離装置へ出力される。符号化通
話は、中央スイツチに対する入力／出力のための制御ア
ドレスが２０４８ｋＨｚのクロツクを受けるカウンタか
ら供給されることを除けば、信号と同様に処理される。
形式変更器は、信号晴報を信号出力回路１２から線路１
３７を経て、また通話データ情報を出力タイムスイツチ
から線路１３８を経て受信しうる。

この受信方向においても情報は同様に処理され、通話デ
ータおよび信号データは形式変更され組合されて２３０
４ｋｂｉｔｓ／Ｓｅｃで線路１４０を経て第８図に示さ
れている多重分離装置に供給される。同じＲＡＭが送信
および受信の両方向において、書込み前読取り様式で使
用されていることは注意すべきことである。第８図にお
いて、多重分離装置は、図示されているように配置され
た８つの直列入カー並列出力シフトレジスタ１４２を包
含している。

この多重分離装置は、線路１４０から２３０４ｋｂｉｔ
ｓ／．Ｅｃの流れを受け、この流れを多重分離して、棚
式多重回路に関連する３２の線路ユニツトに接続されて
いる３２の出力線路１４４上に出力を供給する。棚式多
重回路１１の副次的機能は、諸線路ユニツトの必要とす
る各種波形を分配することである。これらの信号はクロ
ツク回路から受信され、棚式多重回路においてバツフア
された後、母線を経て線路ユニツト棚へ送られる。第１
０図には、信号入力回路１２の構造図が示されている。

この回路は、棚式多重回路１１に接続された入力Ｂ，Ｃ
，Ｄ，ＥｌおよびＦを有する形式変更論理装置１５０を
包含している。この論理装置１５０は、さらに３つの入
力Ｇ，Ｈ，Ｉを有しているが、これらはそれぞれ会議ユ
ニツト２０、信号音発生器１９、および予備カード１８
に接続されている。この形式変更論理装置はランダムア
クセス・メモリ１５１に接続されており、ランダムアク
セス・メモリ１５１の出力は母線バツフア１５４に供給
され、母線バツフア１５４の出力はマイクロプロセツサ
・データ母線３５に供給される。回路１５０，１５１，
１５４は、マイクロプロセツサの制御を受けて動作する
制御論理装置１５５によつて制御される。形式変更論理
装置１５０は、それぞれの線路ユニツトの棚式多重回路
１１の線路１３６からの２５６ｋｂｉｔｓ／Ｓｅｃの信
号流を線路Ｂ，Ｃ，Ｄ，Ｅ，Ｆ上に受信して、データを
ＲＡＭｌ５ｌに供給する。

これによつて、ＲＡＭは、直接主ＣＰＵから、または信
号プリプロセツサから、マイクロプロセツサ母線によつ
て要求された通りにアクセスされうるようになる。線路
ユニツト棚へ出入する信号は、１バイトにつき８ビツト
の、バイトがインタリーフされた２５６ｋｂｉｔｓ／Ｓ
ｅｃの直列流になつている。それぞれの線路ユニツトは
１ｍｓｅｃ毎に１バイトを送信および受信するので、Ｒ
ＡＭｌ５ｌの内容は断えず更新されている。データはＲ
ＡＭｌ５ｌ内にそれぞれの棚に対するポートの順序で記
憶され、また諸棚に対するデータは数字の順序で記憶さ
れる。すなわち、第１棚上の第１ポートはポートＸ＋Ｏ
として、次のものはＸ＋１としてアドレスされ、以下同
様にしてＸ＋２５５となる棚７上の最後のポートに至る
。Ｘは記憶装置エリアのスタートアドレスである。通常
設備される棚の最大数は５つであり、信号入力回路に対
する残余の３入力は他の目的のために簡単に利用できる
。制御論理装置１５５は、ＲＡＭｌ５ｌ内への転送中に
マイクロプロセツサによるアクセスのためデータ損失が
起こらないこと、およびマイクロプロセツサによるアク
セスが適度に高速であることを保証するものでなければ
ならない。

これを実現するために、２５６ｋｂｉｔｓ／Ｓｅｃの基
本クロツク速度がＲＡＭのアクセスを制御するのに用い
られる。第１半サイクル中（〜２μＳｅｃ）には、マイ
クロプロセツサによるアクセスに対してのいかなる待合
せ要求も許容されて第２半サイクルの前には完了され、
第２半サイクル中には単一のデータバイトがＲＡＭに書
込まれる。このようにして、マイクロプロセツサによる
アクセス時間は１μＳｅｃと５μＳｅｃとの間にあり、
平均３μＳｅｃであることが示される。最小アクセス時
間は、実際に使用されるＰＡＭの特性によつて支配され
る。第１１図には、信号出力回路１４の１例が示されて
いる。この回路は、カウンタ１６１からのアドレス信号
を多重化装置１６２を経て受信しうる２５６×８ビツト
のＲＡＭｌ６Ｏを有する。カウンタ１６１は２５６ｋＨ
ｚのクロツクを受ける。該ＲＡＭはまた、マイクロプロ
セツサ・アドレス母線３６からのアドレス信号を、多重
化装置１６２を経て受信しうる。ＲＡＭｌ６Ｏのデータ
入力／出力は並列一直列変換器１６４に接続されており
、ＲＡＭと並列一直列変換器との間の線路はさらにバツ
フア１６５を経てマイクロプロセツサ・データ母線３５
に接続されている。変換器１６４の出力は、棚式多重回
路１１に接続されている。第１１図に示されている回路
は、出方向の信号清報すなわちマィクロプロセツサから
交換機の線路ユニツトへの信号晴報を処理する。２５６
ポートのそれぞれは１ｍｓｅｃ毎に８ビツトのデータを
受信し、この情報はそれぞれのポートに対する場所をも
つた読取一書込メモリ１６０に記憶される。

データはこのメモリから連続的に読取られ、変換器１６
４によつて並列から直列に変換されて、それぞれの棚式
多重回路に２５６ｋｂｉｔｓ／Ｓｅｃで送られ、さらに
適当な線路ユニツトに送信される。カウンタ１６１から
与えられるクロツクの交互の半サイクルにおいて、アド
レスおよびデータ線路は転換されて、メモリはマイクロ
プロセツサによる新情報の書込みを受ける。チエツクの
目的でデータを読返す機能も備えられているので、回路
カードはマイクロプロセツサに対して通常の読取一書込
メモリとして作用する。第１２図には、入カタイムスイ
ツチがさらに詳細に示されている。

この入カタイムスイツチは、２５６×８ビツトのランダ
ムアクセス・メモリから成る通話記憶装置１７０を有す
る。通話記憶装置１７０は、棚式多重回路からの通話デ
ータを、Ｂ，Ｃ，Ｄ，ＥｌおよびＦで示されている線路
と、直列一並列および多重化回路１７２とを経て受信す
る。信号音発生器１９、会議ユニツト２０、および予備
カード１８も、回路１７２を経て通話記憶装置に接続さ
れている。この入カタイムスイツチはまた、接続または
制？記憶装置１７４を有しているが、これもまた２５６
Ｘ８ビツトのＲＡＭから成つている。接続記憶装置１７
４は、マイクロプロセツサ・データ母線３５からのデー
タを受けるように配置されている。記憶装置１７４は、
マイクロプロセツサ・アドレス母線３６および２０４８
ｋＨｚで動作する出力カウンタ１７６によつてアドレス
されうる。接続記憶装置１７４に対する書込信号は、カ
ウンタ１７６の出力をアドレス母線３６上の信号と比較
する比較器１７３から供給される。記憶装置のデータ出
力共通路１７５は、２０４８ｋＨｚのクロツクを受ける
８Ｘ２：１データ・セレクタ１７８を経て、記憶装置１
７０のアドレスに接続されている。記憶装置１７０のア
ドレスはまた、セレクタ１７８を経てカウンタ１７７に
も接続されている。通話記憶装置１７０のデータ出力共
通路１７９は、第１図に示されているキヤビネツト・イ
ンタフエイス１７を経て、出力タイムスイツチ１６に接
続されている。動作に際しては、システム内の５つの棚
式多重回路のそれぞれからのデイジタル通話信号は、信
号音発生器信号、および会議ユニツト信号、および予備
カード場所からの任意の信号と共に、回路１７２によつ
て多重化され直列形式から並列形式に変換される。

回路１７２と通話記憶装置１７０との間の８線共通路は
、交換機のキヤビネツトの２５６ポートの全てから来る
並列通話サンプルを搬送するのであるが、この点以前に
おける多重化の順序が固定されているので、特定ポート
からの通話サンプルは同一タイムスロツト内に現われる
ことになる。通話記憶装置１７０からの出力共通路１７
９は、出方向を有する通話サンプルを搬送する。この場
合、一定のタイムネロツト内の情報は、キヤビネツト・
インタフエイス１７、出力タイムスイツチ１６、および
棚式多重回路を経て、つねにスイツチの一定ポートに伝
送される。回路１７２と記憶装置１７０との間の共通路
上の通話サンプルは、２０４８ｋＨｚのクロツクを受け
るカウンタ１７７の制御下において、周期的に通話記憶
装置１７０に書込まれる。従つて、記憶装置１７０は、
交換器内の全てのポートからの８ビツト通話サンプルを
保持することになる。スイツチ内における接続は、着信
先ポートに関連するタイムスロツト中において、必要な
サンプルを通話記憶装置から共通路１７９上へ読出すこ
とによつて行なわれる。タイムスイツチングは、周期的
接続記憶装置１７４の制御下において通話記憶装置１７
０の内容を読取ることによつて行なわれる。記憶装置１
７４は、中央処理装置２５から供給された接続符号を含
有している。通話記憶装置１７０が書込みを受けている
時、カウンタからの同じアドレスが読取動作を行なう接
続記憶装置１７４に供給される。得られたタイムスロツ
ト符号は、ラツチ内に静止化されて、２０４８ｋＨｚク
ロツクの次の半サイクル中に通話記憶装置のアドレスに
供給される。通話記憶装置はこのアドレスデータを用い
て読取動作を行ない、インタフエイス１７に通話サンプ
ルを出力する。接続記憶装置１７４は、共通路１７９の
それぞれのタイムスロツト内にどの通話サンプルの読取
りが行われるべきかを指示するために使用される。

スィッチ内における新しい接続は、マイクロプロセツサ
が接続記憶装置１７４内の情報を変えることによつてセ
ツトされる。発信ポートの装置番号は、接続記憶装置の
着信先ポート番号に対応する場所に書込まれる。接続記
憶装置１７４へのデータの書込みは、外部タイムスロツ
ト符号を１ラツチ内に置き、内部タイムスロツト符号を
もう１つのラツチ内に置くことによつて行なわれる。カ
ウンタ１７６の出力が内部タイムスロツト符号に対応し
た時は、比較器１７３によつて外部タイムスロツト符号
の接続記憶装置１７４への書込みが行なわれる。保守上
の目的で、マイクロプロセツサは接続記憶装置内の情報
を読返してその妥当性をチエツクしうるようにも配置さ
れている。

直列一並列変換器および多重化回路１７２は、第１３図
に示されているように、複数の直列入力一並列出力シフ
トレジスタ１８５および複数の３状態ゲート１８６を用
いて構成することができる。

第１４図には、単一キヤビネツト形式の出力タイムスイ
ツチ１６の構造が示されている。この形式においては、
出力タイムスイツチ１６は多重分離装置であつて、キャ
ピネツト・インタフエイス１７を経て共通路１９１上に
入カタイムスイツチからのデータを受信するように配置
された８つの並列入カー直列出力シフトレジスタ１９０
を包含している。共通路１９１は、該共通路から順次に
８ピツト・サンプルを取るようロードされている８つの
並列一直列シフトレジスタに入力を与える。データはク
ロツクの作用でレジスタ１９０から直列に出力され、７
つの直列入力ー並列出力シフトレジスタ１９２を包含す
る遅延装置において等化された後、棚式多重回路、会議
ユニツト、および信号音発生器、および予備カード場所
に供給される。このようにして、出力タイムスイツチは
、キヤビネツト・インタフエイス１７からの８線共通路
を並列形式から直列形式に変換して多重分離し、交換キ
ヤビネツトの個々の棚に出力を供給するようになつてい
ることがわかる。単一キャビネツト形式の出力タイムス
イツチにはスイツチング機能の必要はないが、出力タイ
ムスイツチ回路カードに対し２キャビネツト・モデルの
追加のタイムスイツチング回路を付加することは容易に
できる。第１５図には、２キャピネツト形式の出力タイ
ムスイツチが示されている。この出力タイムスイツチは
、第１４図に示されている配置と全く同じ配置を有する
出力段１９８が包含されている。この２キヤビネツト形
式においては、共通路１９１は、第１２図に示されてい
る入カタイムスイツチと本質的に逆なタイムスイツチン
グ段に接続されている。この出力タイムスイツチは、入
カタイムスイツチの諸要素に対応する諸要素を有してい
るので、これらの要素は対応した参照番号によつて指示
してある。この出力タイムスイツチは、入力タイムスイ
ツチによつて行なわれる機能と逆の機能を行なうので、
その動作を詳述することはしない。２キヤビネツト形式
のスイツチにおいては、インタフエイス・ユニツト１７
はスペーススイツチング段を包含しており、これは第１
６図に示されている。

それぞれのキャビネツトはインタフエイス・ユニツト３
１０，３１１を有し、これらのインタフエイス・ユニツ
トはケーブル３１２によつて接続されている。それぞれ
のインタフエイス・ユニツトは比較器３１４，３１５を
有し、それぞれの比較器はその関連する入カタイムスイ
ツチ１５の接続記憶装置に共通路３１６，３１７によつ
て、またその関連する出力タイムスイツチ１６の接続記
憶装置に共通路３１８，３１９によつて接続されている
。それぞれのインタフエイス・ユニツトはまた、その関
連する入カタイムスイツチの通話記憶装置に共通路３２
１，３２２によつて、またその関連する出力タイムスイ
ツチの通話記憶装置に共通路３２３，３２４によつて接
続されている。インタフエイス・ユニツト３１０は、共
通路３２１を、共通路３２３または共通路３２４のいず
れかに接続することができる。同様にして、インタフエ
イス・ユニツト３１１は、共通路３２２を、共通路３２
３または共通路３２４のいずれかに接続することができ
る。この接続は、ＬＳｌ５７集積回路を包含するクロス
ポイント３２６，３２７，３２８，３２９を経由して行
なわれる。いずれの接続が行なわれるかの決定は、比較
器３１４，３１５によつてなされる。それぞれの該比較
器は、その関連する入カタイムスイツチの接続記憶装置
の内容を、その関連する出力タイムスイツチの接続記憶
装置の内容と比較する。もし、両記憶装置の内容が異つ
ていれば、それは接続されるべきポートが同一キヤビネ
ツト内にあることを示し、またもしそれらが同じであれ
ば、それは接続されるべきポートが相異なるキャビネツ
ト内にあることを示す。第１の場合はクロスポイント３
２７，３２９が動作せしめられ、第２の場合にはクロス
ポイント３２６，３２８が動作せしめられる。その理由
は、与えられた２方向接続において、クロスポイント３
２７および３２９は同じタイムスロツト中に動作しうる
のに反し、同一キヤピネツトの呼びは特定のクロスポイ
ント３２６，３２８が２つのタイムスロツトにおいて動
作することを要するからである。この動作方法によれば
、クロスポイント制御記憶装置を付設する必要がなくな
る。このようにして、このスペーススイツチはプロセツ
サによつてアクセスされることを要せず、次のアルゴリ
ズムによつて制御されることがわかる。

もし、呼びが相異なるキヤビネツトの線路ユニツト間に
おいて実現されるべき場合ならば、同じ内部タイムスロ
ツトが両刃向の送信に使用される。もし、接続されるべ
きポートが共に同一キャビネツト内にある場合ならば、
２つの相異なる内部タイムスロツトが使用される。第１
の場合においては、キヤビネツトの入力および出力タイ
ムスイツチの接続記憶装置の内容がそのタイムスロツト
に対して同じであり、第２の場合においてはそれらが相
異なる。この比較が、スペーススイツチを「自己キヤビ
ネツト」または「他キヤビネツト］接続のいずれかに動
作させるために利用される。第１図の１９に示されてい
る信号音発生器は、特定の交換に必要な全ての監視およ
びＭＦ信号音を発生するのに用いられる。これらの信号
音は、信号音サンプルおよびリズム情報を記憶している
読取専用メモリを用いてデイジタルに発生せしめられる
。この信号音発生器は、それぞれの棚式多重回路と同様
に、入カタイムスイツチに対するインタフエイス作用を
有する。これは、それぞれの信号音が自身のポート番号
を有し、その番号をアドレスすることによつてアクセス
されうることを意味する。３２の相異なる信号音の全て
をこの信号音発生器は同時に発生することができる。

デイジタルスイツチが必要とする波形を発生し、またバ
ツフアするためのクロツク回路カードも備えられている
。このクロツクは第１７図にプロツク形式で示されてい
る。このクロツクは１８４３２ｋＨｚで動作する水晶発
振器３３０を包含しており、これが基準マスタータイミ
ング信号を発生し、全ての基本的周波数はこの信号から
分周回路３３１，３３２，３３３，３３４，３３５、お
よび３３６を用いて形成されるようになつている。３３
８に示されている付設回路は、これらの周波数から所望
の波形を形成する。

アドレス復号回路３３は復号マトリツクス（例えば、７
４ＬＳ１３７）を包含しており、この復号マトリツクス
はアドレス母線３１上の８つの最上位ビツトに基づいて
、記号回路１２，１４およびタイムスイツチング回路１
５，１６に対する有効化信号を発生する。

第１８図には、メモリ回路２６，２７，２８の例が示さ
れている。

このメモリは、アドレス母線３１およびデータ母線３０
に接続されたＲＯＭ／ＲＡＭ２５Ｏを有する。アドレス
復号論理装置２５２は、ＲＯＭ／ＲＡＭ２５Ｏに対する
有効化信号を発生ずる。このメモリ回路はさらにメモリ
読取／書込制御論理装置２５３を有するが、これは線路
２５４，２５５上にＣＰＵ２５からの読取信号および書
込信号を受信し、これらの信号を復号してＲＯＭ／ＲＡ
Ｍ２５Ｏに対する読取／書込信号を与える。論理装置２
５３はまた、ＣＰＵ２５に対する転送肯定応答信号を線
路２５６上に送出する。それぞれのメモリ回路２６，２
７，２８は、第１８図に示されているような基本的構造
を有する。

回路間の主たる相違は、プロツク２５０内に備えられて
いるＲＯＭおよびＲＡＭの相対量にある。ＰＡＢＸは交
換扱者コンソールを有し、コンソールとスイツチとの間
の呼出しは、２つの線路ユニツトカードに収容されてい
るコンソール線路ユニツトを経て行なわれる。このコン
ソール線路ユニツトの構造は第１９図に示されている通
りで、本質的に２つの部分を包含していて、その一方の
部分は通話信号を扱い、他方の部分は信号情報を扱うよ
うになつている。該通話部分は２つの同じ回路を有し、
そのそれぞれは、線路インタフエイス２８１を経てコン
ソールからのアナログ信号を受けるように配置されたコ
ーデツク２８０と、帯場荷リ限フイルタ２８２とを包含
している。

コーデツク２８０はアナログ信号をＰＣＭＡ法サンプル
に変換し、それらを線路２８３を経てスイツチに出力す
る。それぞれのコーデツク２８０はまた、線路２８５を
経てスイツチからのＰＣＭＡ法サンプルを受信すること
もできる。

コーデツクはそれらをアナログ信号に変換し、垂下補償
フイルタ任００ｐｃ０ｍｐｅｎｓａｔｉ０ｎｆｉ１ｔｅ
ｒ） ２８６、帯域制限フイルタ２８７、および線路イ
ンタフエイス２８８を経てコンソールに出力する。信号
部分はポートの１つに対するインタフエイスをなし、Ｕ
ＡＲＴおよび信号論理回路２９０、クロツク発生器２９
１、および電流駆動インタフエイス２９２を有する。

回路２９０は、ジエネラル・インスツルメンツ・ＡＹ−
５−１０１３・ユニバサル・アシンクロナス・レシーバ
／トランスミツタ（ＧｅｎｅｒａｌＩｎｓｔｒｕｍｅｎ
ｔｓＡＹ−５−１０１３Ｕｎｉｖｅｒｓａ１Ａｓｙｎｃ
ｈｒ０ｎ０ｕｓＲｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔ
ｅｒ）を包含しており、これがＣＰＵ２５からコンソー
ルへの信号に対してインタフエイス作用をなす。第２０
Ａ，２０Ｂ図には、ＣＰＵ２５の構造プロツク図が示さ
れている。

このＣＰＵの主要部はＩｎｔｅｌ８Ｏ８５マイクロプロ
セツサ３５０で、これは直接アドレスおよびデータ母線
３０，３１を呼出すことができる。Ｉｎｔｅｌ８Ｏ８５
に関連して状態復号回路３５１、割込制御装置３５２、
ウオツチドツグ回路３５３、入力／出力アドレス復号回
路３５４、直列入力／出力ポート３５５、書込保護論理
装置３５６、センススイツチ３５７、センススイツチ３
５７に関連するメモリ３５８、および２デイジツト表示
装置３６０が包含されている。これらの諸要素のいくつ
かは、通常１ｎｔｅ１８０８５と共に使用されている。
それらの機能および動作については、８０８５使用者マ
ニユアルに説明されているので、ここは詳述しない。こ
の８０８５は、自身の内部クロツクにより、８ｍｓｅｃ
および１００ｍｓｅｃの割込みを与える割込制御装置３
５２を有している。アドレス復号回路３５４を経て外部
的に駆動されるウオツチドツグ３５３は、１００ｍｓｅ
ｃの割込みが作動しているかどうかをチエツクする。も
し１００ｍｓｅｃのクロツクが１回または２回以上欠け
ると、ウオツチドツグ３５３は８０８５を途中停止せし
め、いくつかの再始動ルーチンの１つを開始せしめる。
これらに障害がある場合は、線路３６２上の信号に応答
してフオールバツク・リレーが作動せしめられる。キヤ
ビネツト内にポートとして接続されているセンススイツ
チ３５７は、ＣＰＵの動作ルーチンを変更するように動
作せしめられうる。

一般にＣＰＵは、メモリ２６，２７、および２８に記憶
されているルーチンに従つて動作する。しかし、ＣＰＵ
のチエツクが必要になつた場合は、センススイツチ３５
７を動作させることによつて、メモリ３５８内に記憶さ
れている試験ルーチンを開始させることができる。故障
情報は表示装置３６０によつて表示される。メモリ２６
，２７、および２８に対する書込信号は線路３６５上に
現われ、また読取信号は線路３６６上に現われる。

転送肯定応答信号は線路３６８を経てＣＰＵに帰つてく
る。

【図面の簡単な説明】

第１図は、本発明のデイジタルスイツチング装置の構造
プロツク図である。 第２図は、スイツチング装置の諸回路が、キヤビネツト
内の棚に配置される様式を示す。第３図は、制御棚上の
回路カードの配置を示す。第４図は、線ユニツト棚上の
回路カードの配列を示す。第５図は、交換線ユニツトの
構造プロツク図である。第６図は、内線ユニツトの構造
プロツク図である。第７図ないし第９図は、棚式多重回
路の構造プロツク図である。第１０図は、信号入力回路
の構造プロツク図である。第１１図は、信号出力回路の
構造プロツク図である。第１２図は、入カタイムスイツ
チの構造プロツク図である。第１３図は、第１２図のタ
イムスイツチに用いられている、直列一並列変換器およ
び多重化装置の構造図である。第１４図は、出カタイム
スイツチの１形式の構造図である。第１５図は、出力タ
イムスイツチのもう１つの形成のプロツク図である。第
１６図は、スペーススイツチとして構成されたインタフ
エイス・ユニツトを示す。第１７図は、クロツク回路の
構造プロツク図である。第１８図は、中央処理装置に関
連するメモリの構造プロツク図である。第１９図は、コ
ンソール線路ユニツトの構造プロツク図である。第２０
Ａ図および第２０Ｂ図は、中央処理装置の構造ブロツク
図である。１０・・・・・・ポート（線路ユニツト）、
１１・・・・・・棚式多重回路、１５・・・・・・入カ
タイムスイツチ、１６・・・・・・出力タイムスイツチ
、１７・・・・・・キヤビネツトィンタフエイス、２５
・・・・・・中央処理装置、１７４，１７４ｔ・・・・
・接続記憶装置、１７９・・・・・・共通路、３１４，
３１５・・・・・・比較器。

Claims (1)

1. 【特許請求の範囲】 １ 中央制御装置の制御下でディジタル信号のスイッチ
   ングを行なうディジタルスイッチング装置であつて、複
   数のポートに接続されうるよう構成され該ポートの各々
   からのデータ信号と信号情報の双方を含む信号を該ポー
   トから受けてその信号を多重化するための多重化装置と
   、データ信号と信号情報とを分離されたそれぞれの多重
   化チャネルに分離するための装置と、多重化されたデー
   タ信号と信号情報とを結合するための装置と、前記ポー
   トのそれぞれに伝達すべき結合されたデータ信号と信号
   情報とを選択するための多重分離装置とを包含している
   第１段と；前記第１段によつて分離された信号情報を受
   け一時的にこれを記憶するよう接続された信号入力装置
   と；前記第１段によつて結合されるべき信号情報を受け
   一時的にこれを記録するよう接続された信号出力装置と
   ；前記第１段から多重化されたデータ信号を受けるよう
   配置され、前記中央制御装置の制御下で特定の入力ポー
   トから共通路（ｈｉｇｈｗａｙ）へ対応する特定のタイ
   ムスロットにおいて信号を送信するよう構成された入力
   タイムスイッチング段と；該入力タイムスイッチング段
   からの信号を受け、信号情報と結合させ前記多重分離装
   置を経て適当なポートに送信せしめるようデータ信号を
   前記第１段に送信するように構成された出力タイムスイ
   ッチング段と；を包含していることを特徴とするディジ
   タルスイッチング装置。 ２ 特許請求の範囲第１項の装置であつて、前記分離す
   るための装置および結合するための装置がデータ形式変
   更セクションと信号形式変更セクションとを包含してお
   り、該セクションはそれぞれ、交互に読取りと書込みと
   を受けるランダムアクセス・メモリを包含していること
   を特徴とするディジタルスイッチング装置。 ３ 特許請求の範囲第２項の装置であつて、前記データ
   形式変更セクションと前記信号形式変更セクションは、
   それぞれ、交互に読取りと書込みとを受ける１対のラン
   ダムアクセス・メモリを包含しており、各メモリ対にお
   いて一方のメモリが読取りを受けている時他方のメモリ
   が書込みを受けているよう構成されていることを特徴と
   するディジタルスイッチング装置。 ４ 特許請求の範囲第１項から第３項までのいずれか１
   つの項に記載の装置であつて、前記多重化装置が１つま
   たはそれ以上の並列入カー直列出力シフトレジスタを包
   含していることを特徴とするディジタルスイッチング装
   置。 ５ 特許請求の範囲第４項の装置であつて、前記多重分
   離装置が１つまたはそれ以上の直列入力−並列出力シフ
   トレジスタを包含していることを特徴とするディジタル
   スイッチング装置。 ６ 特許請求の範囲第１項から第５項までのいずれか１
   つの項に記載の装置であつて、前記入力タイムスイッチ
   ング段が、データ入力を有するデータ記憶装置と、該記
   憶装置のデータ入力に接続され前記第１段からのデータ
   信号を受信するように配置された直列−並列変換器と、
   中央制御装置の制御下でアドレス信号を前記データ記憶
   装置に供給しそれによつて該データ記憶装置からデータ
   の読出しが前記適当なタイムスロットにおいて行なわれ
   るよう動作する接続記憶装置と、を包含していることを
   特徴とするディジタルスイッチング装置。 ７ 特許請求の範囲第１項から第６項までのいずれか１
   つの項に記載の装置であつて、前記出力タイムスイッチ
   ング段が多重分離装置を包含していることを特徴とする
   ディジタルスイッチング装置。 ８ 特許請求の範囲第１項から第７項までのいずれか１
   つの項に記載の装置であつて、前記第１段から信号情報
   を受信しまた該第１段へ信号情報を送信するための前記
   信号入力装置および信号出力装置がそれぞれ前記中央制
   御装置によつてアクセスされうるメモリ装置を包含して
   いることを特徴とするディジタルスイッチング装置。 ９ 特許請求の範囲第１項から第８項までのいずれか１
   つの項に記載の装置であつて、前記入力および出力タイ
   ムスイッチング段に接続されている信号音発生器および
   会議ユニットを包含していることを特徴とするディジタ
   ルスイッチング装置。 １０ 特許請求の範囲第６項の装置であつて、前記出力
   タイムスイッチング段が、データ記憶装置と、該データ
   記憶装置からデータを受信するように接続された並列−
   直列変換器と、中央制御装置の制御下で前記データ記憶
   装置にアドレス信号を供給して該記憶装置からのデータ
   の読取りを制御する接続記憶装置とを包含しており、前
   記ディジタルスイッチング装置が入力および出力両タイ
   ムスイッチング段の中間に配設されたスペーススイッチ
   ング段を包含していることを特徴とするディジタルスイ
   ッチング装置。 １１ 特許請求の範囲第１項から第１０項までのいずれ
   か１つの項に記載の装置であつて、該ディジタルスイッ
   チング装置が自動式構内交換設備（ＰＡＢＸ）でありデ
   ータ信号がディジタル化された通話サンプルであること
   を特徴とするディジタルスイッチング装置。 １２ 特許請求の範囲第１１項の装置であつて、前記ポ
   ートが加入者線ユニットと交換線ユニットとを包含して
   おり、これらユニットはそれぞれアナログ信号とディジ
   タル信号との間の変換を行なうためのコーデツク（ｃｏ
   ｄｅｃ）を包含していることを特徴とするディジタルス
   イッチング装置。