JPS5981916A - 半導体ｄ−ａ変換装置 - Google Patents
半導体ｄ−ａ変換装置Info
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- JPS5981916A JPS5981916A JP17181683A JP17181683A JPS5981916A JP S5981916 A JPS5981916 A JP S5981916A JP 17181683 A JP17181683 A JP 17181683A JP 17181683 A JP17181683 A JP 17181683A JP S5981916 A JPS5981916 A JP S5981916A
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- Japan
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- unit
- area
- electrode
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１枚の半導体基板表ｉｆｕ上に容易に集積化す
ることのできるデジタル−アナログ（Ｄ−Ａ）変換装置
に関するものである。
ることのできるデジタル−アナログ（Ｄ−Ａ）変換装置
に関するものである。
従来周知のＤ−Ａ変換装置の形式には、計数積分型と、
ａｉ子型抵抗組合せ回路を用いるものとがある。しかし
前者は演算増幅器を必要とし、これと計数回路とを同一
の半導体基板に集積回路化することが困難である。他力
後者は各抵抗素子の抵抗値の精度が悪いとただちに変換
誤差が増大するため、集積（！ｌ！回路化した場合には
酌柘夏のものが得難い不利がある。また、持回１（７１
４５０−３９４５８号公報に示されるようなＣＯＤを利
用したＤ−Ａ９換装置も提案されているが、入力デシク
ル＠号の桁数が増大すれば装置面積が等比級数的に増大
する問題、がある。
ａｉ子型抵抗組合せ回路を用いるものとがある。しかし
前者は演算増幅器を必要とし、これと計数回路とを同一
の半導体基板に集積回路化することが困難である。他力
後者は各抵抗素子の抵抗値の精度が悪いとただちに変換
誤差が増大するため、集積（！ｌ！回路化した場合には
酌柘夏のものが得難い不利がある。また、持回１（７１
４５０−３９４５８号公報に示されるようなＣＯＤを利
用したＤ−Ａ９換装置も提案されているが、入力デシク
ル＠号の桁数が増大すれば装置面積が等比級数的に増大
する問題、がある。
本発明は前述の点に鑑みなされたもので、増幅器、高精
反の抵抗等を必要とせず、しかも集積回路化〜が容易で
占有面積が比較的小さくてすむ新規なる半導体Ｄ−Ａ変
挨装置を提供忙ん七するものである。
反の抵抗等を必要とせず、しかも集積回路化〜が容易で
占有面積が比較的小さくてすむ新規なる半導体Ｄ−Ａ変
挨装置を提供忙ん七するものである。
以）図面を用いて本発明に砕るＤ−Ａ変換装置の実施例
について詳細に説明する。
について詳細に説明する。
第１図は本発明に４Ｘ、るＤ−Ａ５換装圓の一失施例に
用いる基本ユニットの構成を示す図であり。
用いる基本ユニットの構成を示す図であり。
以］−その動作を含め千８９明する。第１図のユニット
Ｕに対し、入力テジクルイ＝”ｉＪは入力端子Ｐ１から
４佃ｉのソース領域ε、８−・Ｓｄに同時に印加される
が。
Ｕに対し、入力テジクルイ＝”ｉＪは入力端子Ｐ１から
４佃ｉのソース領域ε、８−・Ｓｄに同時に印加される
が。
電イ１イ市有いに面相の異なるケート電極Ｇａ〜（１，
１下の空乏層に蓄積される。上記の４つの電極、の面積
は大きい方から１唄に２３°２２：２１：２＋１すなわ
ら８：４゛２“１の比になっているため、各ソース領域
に１ｉｉｊ−電圧が印加された吉き、各グー）’Ｑｌ極
に蓄積される電動おはそれぞれ８ｑ ： ４ｑ ’ ”
（１’ Ｑとなる。ただしｑは最小面積のケ〜 ト″電
極Ｇｄｌ□に蓄積される電荷ｈ４である。以下上記ゲー
ト丸棒Ｇ１〜Ｏｄを蓄積’１１（祿七呼ぶ、。
１下の空乏層に蓄積される。上記の４つの電極、の面積
は大きい方から１唄に２３°２２：２１：２＋１すなわ
ら８：４゛２“１の比になっているため、各ソース領域
に１ｉｉｊ−電圧が印加された吉き、各グー）’Ｑｌ極
に蓄積される電動おはそれぞれ８ｑ ： ４ｑ ’ ”
（１’ Ｑとなる。ただしｑは最小面積のケ〜 ト″電
極Ｇｄｌ□に蓄積される電荷ｈ４である。以下上記ゲー
ト丸棒Ｇ１〜Ｏｄを蓄積’１１（祿七呼ぶ、。
上述しン’ｌように蓄積電極下に蓄えられた亀仙は犬曲
槓の゛亀樟３０″ＦＪ）仝乏層内にすべて移送されて合
一するのであるが、すべてのソース領域が並列接続きれ
ているため、上配電伺の移送時点を規制して、畜ｌｒＡ
電極Ｇ１、−Ｇ１．−Ｇｏ−Ｇｄのｌ１ｌｆ’４にその
士の井戸に畜えられたｉａ付を１胎長に１回限り移送す
るようにしなくてはならない。この目的で各ソース働域
−蓄８ｉＩ電極間に移送電極３１〜３４が設けられてい
て、移送時点は該名移送電極に印加する電圧によって定
めることができる１、このようにすれば大面積の電極３
０（以後合ヤ電極という）の下に移送されて合算された
電荷の赴ミ亀は、入力デジタル借上のアナログ変換に相
当するものである。
槓の゛亀樟３０″ＦＪ）仝乏層内にすべて移送されて合
一するのであるが、すべてのソース領域が並列接続きれ
ているため、上配電伺の移送時点を規制して、畜ｌｒＡ
電極Ｇ１、−Ｇ１．−Ｇｏ−Ｇｄのｌ１ｌｆ’４にその
士の井戸に畜えられたｉａ付を１胎長に１回限り移送す
るようにしなくてはならない。この目的で各ソース働域
−蓄８ｉＩ電極間に移送電極３１〜３４が設けられてい
て、移送時点は該名移送電極に印加する電圧によって定
めることができる１、このようにすれば大面積の電極３
０（以後合ヤ電極という）の下に移送されて合算された
電荷の赴ミ亀は、入力デジタル借上のアナログ変換に相
当するものである。
ユニンｌ−ＵのＤ−Ａ３ｊ’換出力は出力ケート’ｉｍ
極３５かも出力用拡散層８を経て出力端子Ｐおから収出
される３゜ ここまでのＮ＋？、明で第１図のユニットＵが１胎長に
つき４ヒツトのデジタル＠りをアブログ電葡創に変換し
得ることが明らかＫな・りたが、実際に変換する信号は
さらにヒツト数の多いものとなり。
極３５かも出力用拡散層８を経て出力端子Ｐおから収出
される３゜ ここまでのＮ＋？、明で第１図のユニットＵが１胎長に
つき４ヒツトのデジタル＠りをアブログ電葡創に変換し
得ることが明らかＫな・りたが、実際に変換する信号は
さらにヒツト数の多いものとなり。
本発明では、そのような場合を考慮して松数のユニット
を組み合せかつ重み（＝Ｊけ回路を別個に設けた上で、
これら各ユニット内の合算されｆｃｔ荷拳に重み付けを
行なった後に和を求めるような構成を採る。
を組み合せかつ重み（＝Ｊけ回路を別個に設けた上で、
これら各ユニット内の合算されｆｃｔ荷拳に重み付けを
行なった後に和を求めるような構成を採る。
第２図に、１例として２つのユニットＵ、および［］２
を用いて１胎艮が８ヒントになっているテシクル伯号を
入換処理する実施例のに： Ｉｆ！ｊを示し九ユニント
Ｕｔｌｄ下位の４ビツトを＋ Ｕ２は上位の４ヒツト
をそれぞれ受は持つ。しかし両ユニットは完全に１１形
向大となっている。ゆえに１ヒントのデジタル侶り入力
によって蓄積電極−トに移送される電伺知はいずれのユ
ニットにおいても最高８、にすぎないか、前述したよう
にユニットＵ１が十位４ヒツト＋ Ｕ２か上位４ヒン
トを処理するようにし１両ユニットの出力に１：１６の
刀４み伺けをして合計すれば目的を達成することができ
る。
を用いて１胎艮が８ヒントになっているテシクル伯号を
入換処理する実施例のに： Ｉｆ！ｊを示し九ユニント
Ｕｔｌｄ下位の４ビツトを＋ Ｕ２は上位の４ヒツト
をそれぞれ受は持つ。しかし両ユニットは完全に１１形
向大となっている。ゆえに１ヒントのデジタル侶り入力
によって蓄積電極−トに移送される電伺知はいずれのユ
ニットにおいても最高８、にすぎないか、前述したよう
にユニットＵ１が十位４ヒツト＋ Ｕ２か上位４ヒン
トを処理するようにし１両ユニットの出力に１：１６の
刀４み伺けをして合計すれば目的を達成することができ
る。
第２図の実施ｉｐ’ｒＪにおいて上述の及み旬けけ面積
化が１６＝１となっている２個の１積電極１にユニット
Ｕ、およびＵ２の出力電圧に比例する電荷を注入するこ
とにより行われている。図のΣは亀み伺けと加勢とを行
なってＤ−Ａｌｆ換出力出力なわちアナログ＠号）を生
ずる最終合鍵ユニットの部分である。ユニットＵｌおよ
びＵ２の出力端子Ｐ８およびＰ′８は重み付は最終合算
ユニットΣの２個の入力電極４１および４２にそれぞれ
接続され。
化が１６＝１となっている２個の１積電極１にユニット
Ｕ、およびＵ２の出力電圧に比例する電荷を注入するこ
とにより行われている。図のΣは亀み伺けと加勢とを行
なってＤ−Ａｌｆ換出力出力なわちアナログ＠号）を生
ずる最終合鍵ユニットの部分である。ユニットＵｌおよ
びＵ２の出力端子Ｐ８およびＰ′８は重み付は最終合算
ユニットΣの２個の入力電極４１および４２にそれぞれ
接続され。
ソース領域４３．４４の！荷は上記両軍！１Ｉ４１．４
２を経てそれぞれ蓄積電極４５および４６の下に注入さ
れてＮ枳される。上記両蓄槙電極のＦｉｌ＋粕をαＩ＋
ｏ・２とすれば、αｌ：α２＝ １ ： １６となるよ
うに設定されている。この両蓄禎電極をｆＩＩＩの電荷
蓄積機能を有する電極と区別するために以後１．み伺け
ｖ／Ｌ極と呼ぶことにする。単位の入力電圧によって両
重み伺け′成極４５，４６の１に蓄積されるー作■卸比
はα１：α２に等しくなるから１両電極４５お上Ｏ’
４６ ｌ−の亀ｒＪｈＪの合計は’＋＋１６Ｖ２に比例
する％＋となる。ただしｖ、、ｖ２はそれぞれユニット
の出力端子Ｐ８およびｐ１８の出力電圧である。、ＭＡ
出力１４Ｌ厘は各ユニットに入力した８ヒツトのデシク
ルイ５−１９゛を４ヒツトずつに２分して２系統のユニ
ットでそれぞれアナログ変換した結果に相当するから、
上記’ｅＬＪｔｌの合ｉｔ＋値は上記デシクル（ｌのア
ナログ変換個に比例するとＬになる。その理…ｒ以下に
鏝分詳細に説明する。
２を経てそれぞれ蓄積電極４５および４６の下に注入さ
れてＮ枳される。上記両蓄槙電極のＦｉｌ＋粕をαＩ＋
ｏ・２とすれば、αｌ：α２＝ １ ： １６となるよ
うに設定されている。この両蓄禎電極をｆＩＩＩの電荷
蓄積機能を有する電極と区別するために以後１．み伺け
ｖ／Ｌ極と呼ぶことにする。単位の入力電圧によって両
重み伺け′成極４５，４６の１に蓄積されるー作■卸比
はα１：α２に等しくなるから１両電極４５お上Ｏ’
４６ ｌ−の亀ｒＪｈＪの合計は’＋＋１６Ｖ２に比例
する％＋となる。ただしｖ、、ｖ２はそれぞれユニット
の出力端子Ｐ８およびｐ１８の出力電圧である。、ＭＡ
出力１４Ｌ厘は各ユニットに入力した８ヒツトのデシク
ルイ５−１９゛を４ヒツトずつに２分して２系統のユニ
ットでそれぞれアナログ変換した結果に相当するから、
上記’ｅＬＪｔｌの合ｉｔ＋値は上記デシクル（ｌのア
ナログ変換個に比例するとＬになる。その理…ｒ以下に
鏝分詳細に説明する。
この各正方形内にある名個の文字Ｘ１−ｘ８はｌか０か
、どちらかの伯のみをとり得る変数であり。
、どちらかの伯のみをとり得る変数であり。
各正方形は１つの桁を表す。もちろん左側の正方形はど
順次上位の桁に対応する。この２進符号が表す数をＸ七
するさ Ｘ＝２７ＸＸ、＋２６ＸＸ２＋２５ＸＸ３＋２４ＸＸ４
＋２３ＸＸ５＋２２ＸＸ６＋２１ＸＸ７＋２０ＸＸ８−
＝−・ （１）である。
順次上位の桁に対応する。この２進符号が表す数をＸ七
するさ Ｘ＝２７ＸＸ、＋２６ＸＸ２＋２５ＸＸ３＋２４ＸＸ４
＋２３ＸＸ５＋２２ＸＸ６＋２１ＸＸ７＋２０ＸＸ８−
＝−・ （１）である。
さて第２図１においてユニツ）Ｕｌは下位４桁ｒＸ５〜
ＸＳ）を処理し、同じ＜Ｕ２は上位４桁（Ｌ＋〜Ｘ４）
を処理する４、そして両ユニットの出力電圧Ｖｌおよび
ｖ２については下式が成立する。
ＸＳ）を処理し、同じ＜Ｕ２は上位４桁（Ｌ＋〜Ｘ４）
を処理する４、そして両ユニットの出力電圧Ｖｌおよび
ｖ２については下式が成立する。
Ｖ１＝ｋｌ（２”ＸＸＢ＋２２ＸＸ６＋２’ＸＸ７＋２
０ＸＸ４）−−（２ａ）Ｖ２＝ｋ ＋（２”ＸＸ＋−＋
２２ＸＸ２＋２１ＸＸ３＋２０ＸＸ４）−−（２ｂ）た
たし上記両式中でｋｌは比例常数である。よって前述し
たようにｖｌと１６Ｖ２との和に比例する知の電荷をつ
くし、このｌをｑ、ｓとすれば、（２１１）および（２
ｂ）両式から ｑｓ ＝ ｋ２（ｖ＋ ＋ １６Ｖ２）＝ｋｌｋ２（２
）ＸＸ、＋２６ＸＸ２．十ＮＸＸ３＋２’ＸＸ４＋２３
ＸＸ５＋２２ＸＸ６＋２１ＸＸ７＋Ｘ８）−−−・（３
）が成立する。（１）式と（３）式とを比較すれｌｄ、
ｑｓかＸに比例するこ七が明らかである。以上によって
第２図に示した実施例装置の出力電圧がＸを表す２進符
号のアナログ変換伯に比例することが面切された。
０ＸＸ４）−−（２ａ）Ｖ２＝ｋ ＋（２”ＸＸ＋−＋
２２ＸＸ２＋２１ＸＸ３＋２０ＸＸ４）−−（２ｂ）た
たし上記両式中でｋｌは比例常数である。よって前述し
たようにｖｌと１６Ｖ２との和に比例する知の電荷をつ
くし、このｌをｑ、ｓとすれば、（２１１）および（２
ｂ）両式から ｑｓ ＝ ｋ２（ｖ＋ ＋ １６Ｖ２）＝ｋｌｋ２（２
）ＸＸ、＋２６ＸＸ２．十ＮＸＸ３＋２’ＸＸ４＋２３
ＸＸ５＋２２ＸＸ６＋２１ＸＸ７＋Ｘ８）−−−・（３
）が成立する。（１）式と（３）式とを比較すれｌｄ、
ｑｓかＸに比例するこ七が明らかである。以上によって
第２図に示した実施例装置の出力電圧がＸを表す２進符
号のアナログ変換伯に比例することが面切された。
第２図の実施例において４７Ｉ″ｉｑｓを生ずる合算用
電極であり、アナログ出力り葦ポＨ−目ガナ倍１−制一
−４ｉＨＧ＠七≠三掛力は出力用ゲート［＠；
４８を経て出力用ゲート４テから出力端子ＰＡＫＪＩＸ
ｌ：１１される。５０はリセント用ケー）１１１＆、Ｄ
ａｉｄリセット用拡赦層である。
電極であり、アナログ出力り葦ポＨ−目ガナ倍１−制一
−４ｉＨＧ＠七≠三掛力は出力用ゲート［＠；
４８を経て出力用ゲート４テから出力端子ＰＡＫＪＩＸ
ｌ：１１される。５０はリセント用ケー）１１１＆、Ｄ
ａｉｄリセット用拡赦層である。
なお、第２図の実施例装置において重み付けおよび合算
の手段としては抵抗分割によってもよく、オたトランジ
スタ等の能動素子ないし演算増幅器等を利用してもよい
。
の手段としては抵抗分割によってもよく、オたトランジ
スタ等の能動素子ないし演算増幅器等を利用してもよい
。
第２図の実施例は１語長が８ヒントのテシタル信号を処
理するこ七ができるが、Ｂｒ要基板而面積４ビツト用の
ユニット（第１図に示したもの）の３倍強にすぎない。
理するこ七ができるが、Ｂｒ要基板而面積４ビツト用の
ユニット（第１図に示したもの）の３倍強にすぎない。
しかるに先に引用した特開町５０−３９４５８号のよう
な構成では、ｌ＠長長上ヒツトテジクル信号を処理し得
るように規模を拡大しようとすれば、４ビツト用のもの
のおよそ１７倍程度の基板面積を要する。これだけの考
察からも、語長が長い場合には本発明について説明した
ようにそれぞれ数ヒツト程度の入カイ１号を処理し得る
ユニットを所要数配置してそれぞれ所定桁数を分担させ
、しかる後者ユニットの出力に重み付けして合算する卆
式がはるかに有利であることがわかる。
な構成では、ｌ＠長長上ヒツトテジクル信号を処理し得
るように規模を拡大しようとすれば、４ビツト用のもの
のおよそ１７倍程度の基板面積を要する。これだけの考
察からも、語長が長い場合には本発明について説明した
ようにそれぞれ数ヒツト程度の入カイ１号を処理し得る
ユニットを所要数配置してそれぞれ所定桁数を分担させ
、しかる後者ユニットの出力に重み付けして合算する卆
式がはるかに有利であることがわかる。
以上説明した本発明に係るＤ−Ａ変換装置は構造が簡単
であって金属−酸化物一半導体（ｈ＜ｏｓ）多集積回路
とともに同一半導体基板表面に集積することが＠易にで
き、高ｌ１ｌＪＩ！Ｌの抵抗、高利得の増幅器等を要し
ないという優れた利点がある。ゆえに小型電子計算機か
ら得られるデジタルデータをアナログ出力クに変換する
場合などに該計算機内またはデータ処理装置内等に組込
んで使用すればきわめて便利である１、
であって金属−酸化物一半導体（ｈ＜ｏｓ）多集積回路
とともに同一半導体基板表面に集積することが＠易にで
き、高ｌ１ｌＪＩ！Ｌの抵抗、高利得の増幅器等を要し
ないという優れた利点がある。ゆえに小型電子計算機か
ら得られるデジタルデータをアナログ出力クに変換する
場合などに該計算機内またはデータ処理装置内等に組込
んで使用すればきわめて便利である１、
第１図は本発明に用いるＤ−Ａ変換装置の基本−実施例
の全体を示す楯、路上面図である。 図においてＳ、−６ｄはソース領域、Ｐｈは出力端子、
Ｇ、−Ｊ３ｄは蓄積電極、３０け合饅電棒、３１〜３４
は移送電極＋ Ｕｌけ第１ユニツＩＵｚは第２ユント
、 は最終重み伺は合シュニン）、 ４１．４２は入
力電極、 ４３．４４はソース領域、 ４５．４６は重
み付は電極、４７は合神ｔｌＬ極、４８は出力用ゲート
電極、４９ｉ″ｉ出力用拡散層、５０はリセント用ゲー
ト電極＋ ＤＲはリセント用拡散層を示す。 図 面 第２図
の全体を示す楯、路上面図である。 図においてＳ、−６ｄはソース領域、Ｐｈは出力端子、
Ｇ、−Ｊ３ｄは蓄積電極、３０け合饅電棒、３１〜３４
は移送電極＋ Ｕｌけ第１ユニツＩＵｚは第２ユント
、 は最終重み伺は合シュニン）、 ４１．４２は入
力電極、 ４３．４４はソース領域、 ４５．４６は重
み付は電極、４７は合神ｔｌＬ極、４８は出力用ゲート
電極、４９ｉ″ｉ出力用拡散層、５０はリセント用ゲー
ト電極＋ ＤＲはリセント用拡散層を示す。 図 面 第２図
Claims (1)
- 【特許請求の範囲】 （１１９換の対象となるテジタル佃七の印加により互い
に異方る所定釦の電荷を発生する′６１数の電荷蓄Ｏｉ
領域を有する電狗発生部と、紐′巾、伺発生部で発生し
た電壱」を合鍵する電葡合算部と。 上記ＩＫ４νガを、所定のクイ三ジグを以って上記′亀
荷糸積都から上記電荷合舞都へ移送する移送ケート電槽
＜七を共えた変換ユニットを枚数飴山し。 各変換ユニットを変換すべきデシタル４８号の複数桁分
に対比、させるとともに、各変換ユニットの出力に対応
した電荷を上記桁対応に■み付けして合算する最終合算
ユニットを設け、該最終合弁、ユニットからアナロク出
力を得るようにしたことを特徴とする半導体Ｄ−Ａ変換
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17181683A JPS5952577B2 (ja) | 1983-09-16 | 1983-09-16 | 半導体ｄ−ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17181683A JPS5952577B2 (ja) | 1983-09-16 | 1983-09-16 | 半導体ｄ−ａ変換装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15010377A Division JPS5481763A (en) | 1977-12-12 | 1977-12-12 | Semiconductor d-a conversion unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5981916A true JPS5981916A (ja) | 1984-05-11 |
| JPS5952577B2 JPS5952577B2 (ja) | 1984-12-20 |
Family
ID=15930262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17181683A Expired JPS5952577B2 (ja) | 1983-09-16 | 1983-09-16 | 半導体ｄ−ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952577B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06237173A (ja) * | 1993-02-08 | 1994-08-23 | G D S:Kk | 電荷転送素子を用いた乗算装置またはｄａ変換器 |
| JPH08330965A (ja) * | 1995-06-06 | 1996-12-13 | Lg Semicon Co Ltd | Ｃｃｄを用いたデイジタル／アナログ変換器 |
-
1983
- 1983-09-16 JP JP17181683A patent/JPS5952577B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06237173A (ja) * | 1993-02-08 | 1994-08-23 | G D S:Kk | 電荷転送素子を用いた乗算装置またはｄａ変換器 |
| JPH08330965A (ja) * | 1995-06-06 | 1996-12-13 | Lg Semicon Co Ltd | Ｃｃｄを用いたデイジタル／アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952577B2 (ja) | 1984-12-20 |
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