JPS598344A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS598344A JPS598344A JP57117523A JP11752382A JPS598344A JP S598344 A JPS598344 A JP S598344A JP 57117523 A JP57117523 A JP 57117523A JP 11752382 A JP11752382 A JP 11752382A JP S598344 A JPS598344 A JP S598344A
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- JP
- Japan
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- layer
- type
- semiconductor substrate
- type semiconductor
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係シ、特にＰ型半導体基板上にＮ
型エピタキシャル成長層が形成され、この表面に素子が
形成され製造される集積回路装置（以下、ＩＣと称す）
、トランジスタに於いて、比抵抗値が所望の値と異った
前記Ｐ型半導体基板が使用され製品化されることを防ぐ
為の素子を有する半導体装置に関する。
型エピタキシャル成長層が形成され、この表面に素子が
形成され製造される集積回路装置（以下、ＩＣと称す）
、トランジスタに於いて、比抵抗値が所望の値と異った
前記Ｐ型半導体基板が使用され製品化されることを防ぐ
為の素子を有する半導体装置に関する。
一般に、バイポーラ型ＩＣの構造は第１図の様になって
いる。Ｐ型半導体基板５の上面にＮ＋型半導体層が形成
された半導体基板上に、エピタキシャル成長によυＮ型
半導体層８が形成され、該Ｎ型半導体層上面に所望の素
子が形成される。上記半導体基板５は通常１〜２０Ω−
ｃｍの比抵抗値を持つものが使用されるが、これは製造
される製品の回路や特性によシ、それぞれ選定されて、
最適とされる比抵抗値の半導体が用いられる。
いる。Ｐ型半導体基板５の上面にＮ＋型半導体層が形成
された半導体基板上に、エピタキシャル成長によυＮ型
半導体層８が形成され、該Ｎ型半導体層上面に所望の素
子が形成される。上記半導体基板５は通常１〜２０Ω−
ｃｍの比抵抗値を持つものが使用されるが、これは製造
される製品の回路や特性によシ、それぞれ選定されて、
最適とされる比抵抗値の半導体が用いられる。
この様に多種類に区分された半導体基板を使用するに当
っては充分な管理が行われているが、時としてまったく
使用目的の異る規格の物や製造バラツキによる規格外の
物が混入することが発生する。比較的電流容量を必要と
するアナログＩＣ等では、前記Ｐ型半導体基板は１〜１
０Ω−ｃｍ程度の比抵抗値の物が使用される。もしこの
半導体基板の中に１０Ω−ｃｍ以上の高い比抵抗値の物
が入っでいると次の様な不具合を生ずることになる。。
っては充分な管理が行われているが、時としてまったく
使用目的の異る規格の物や製造バラツキによる規格外の
物が混入することが発生する。比較的電流容量を必要と
するアナログＩＣ等では、前記Ｐ型半導体基板は１〜１
０Ω−ｃｍ程度の比抵抗値の物が使用される。もしこの
半導体基板の中に１０Ω−ｃｍ以上の高い比抵抗値の物
が入っでいると次の様な不具合を生ずることになる。。
先ず第１に前述した第１図の半導体装置構造□のＩ’Ｃ
で、Ｎ型エピタキシャル層８上面に形成された素子から
、Ｐ型半導体基板５に電流を流し込み該基板を通過した
後Ｎ型エピタキシャル層８上素子に流れる回路動作に於
いて、電流値、及び比抵抗値が大きい程、基板中での電
、圧降下が大きくなる。一般的には基板は最低電位とし
て使用されておシ、電圧降下分だけ最低電位が土ること
になる。
で、Ｎ型エピタキシャル層８上面に形成された素子から
、Ｐ型半導体基板５に電流を流し込み該基板を通過した
後Ｎ型エピタキシャル層８上素子に流れる回路動作に於
いて、電流値、及び比抵抗値が大きい程、基板中での電
、圧降下が大きくなる。一般的には基板は最低電位とし
て使用されておシ、電圧降下分だけ最低電位が土ること
になる。
この結果回路上の電位分布が変動し回路機能が動作不良
となってしまう１゜ 第２の欠陥として例えば比抵抗が５Ω−Ｃｎｌと１５Ω
−ｃｍとでは不純物濃度は１０分の１程度も低くなる。
となってしまう１゜ 第２の欠陥として例えば比抵抗が５Ω−Ｃｎｌと１５Ω
−ｃｍとでは不純物濃度は１０分の１程度も低くなる。
この様な基板は素子を形成後ケースに組み込む際金属系
ソルダーを使用して半導体基板とケースとで合金化して
接着するが、この時半導体基板の表面にＮ型層が形成さ
れてしまう。この様な構造になるとＮ型エピタキシャル
成長層中に形成されるＰ型半導体層７から始って一エピ
タキシャル成長層８のＮ、Ｐ型半導体基板５のＰ、Ｐ型
半導体基板下面に出来るＮ型層とでＰＮＰＮ構造による
寄生サイリスタ特性を生じ回路特性上重大な欠陥となっ
てしまう。
ソルダーを使用して半導体基板とケースとで合金化して
接着するが、この時半導体基板の表面にＮ型層が形成さ
れてしまう。この様な構造になるとＮ型エピタキシャル
成長層中に形成されるＰ型半導体層７から始って一エピ
タキシャル成長層８のＮ、Ｐ型半導体基板５のＰ、Ｐ型
半導体基板下面に出来るＮ型層とでＰＮＰＮ構造による
寄生サイリスタ特性を生じ回路特性上重大な欠陥となっ
てしまう。
以上の様な欠陥を持つ半導体装置は素子形成後行われる
特性試験で不良として完全に除去出来れば良いのである
が実際には使用される条件により、いろいろと異り特性
測定だけで除去するのは非常に困難で、製品となって外
部へ出て重大な不良発生になる恐れがあった。しかしな
がらこの種の半導体基板の規格外れ品の混入を防ぐ為、
基板を１枚１枚検査することは作業性の面から大変費用
がかかシ難ずかしいことであった。
特性試験で不良として完全に除去出来れば良いのである
が実際には使用される条件により、いろいろと異り特性
測定だけで除去するのは非常に困難で、製品となって外
部へ出て重大な不良発生になる恐れがあった。しかしな
がらこの種の半導体基板の規格外れ品の混入を防ぐ為、
基板を１枚１枚検査することは作業性の面から大変費用
がかかシ難ずかしいことであった。
本発明の目的は、以上の様な欠点を防ぐ為に特性試験時
に確実に不良を除去することが可能な半導体装置を提供
することにある。
に確実に不良を除去することが可能な半導体装置を提供
することにある。
本発明の特徴は、第一導電型の半導体基板の上面に第二
導電型の半導体層を選択的に形成し、この半導体基板上
に第二導電型のエピタキシャル成長層を形成し、該エピ
タキシャル成長層に第一導電型の絶縁分離層を第二導電
型の半導体層と接合しない距離に囲む様に形成し、同時
に絶縁分離層と同じ第一導電型の半導体層を前記第二導
電型の半導体層の上層に接合するように形成し電極取υ
出し口を該半導体層上面に設けた半導体装置にある。
導電型の半導体層を選択的に形成し、この半導体基板上
に第二導電型のエピタキシャル成長層を形成し、該エピ
タキシャル成長層に第一導電型の絶縁分離層を第二導電
型の半導体層と接合しない距離に囲む様に形成し、同時
に絶縁分離層と同じ第一導電型の半導体層を前記第二導
電型の半導体層の上層に接合するように形成し電極取υ
出し口を該半導体層上面に設けた半導体装置にある。
この様な素子を基板内に設けることによって特性試験時
に確実に不良を除去することが出来る。
に確実に不良を除去することが出来る。
以下、本発明の実施例を、第２図（ａ）、（ｂ）を参照
にして説明する。先ず、Ｐ型半導体基板層５にＮ士型層
４を形成する。
にして説明する。先ず、Ｐ型半導体基板層５にＮ士型層
４を形成する。
次に、各Ｎ型エピタキシャル成長層８をこの上面に形成
する。該エピタキシャル成長層８に素子の絶縁分離の為
にＰ型半導体層３を前記Ｎ十型半導体層４に接合しない
距離に囲む様に形成する。
する。該エピタキシャル成長層８に素子の絶縁分離の為
にＰ型半導体層３を前記Ｎ十型半導体層４に接合しない
距離に囲む様に形成する。
同時にこの様に囲まれた内部領域に前記Ｎ＋＋半導体層
４の上層と接合する様にＰ型半導体層３′を形成する。
４の上層と接合する様にＰ型半導体層３′を形成する。
そして該Ｐ復学導体層３′の上面に１極取り出し口を設
けて、金属電極１で配線する。この配線は特性試験が可
能な様に外１部金属配線端子Ａを形成する。
けて、金属電極１で配線する。この配線は特性試験が可
能な様に外１部金属配線端子Ａを形成する。
ＰＮ接合の降服電圧は、各々の不純物濃度によシ異υ、
その値は一般的に知られている。この発明ではこの点を
利用したものである。Ｐ型半導体基板５に対して電極部
Ａに正電圧を加えるとＰ型半導体層３′とＮ＋型半導体
ｒｆ４４とは順方向電圧であシ、Ｎ＋＋半導体４とＰ型
半導体基板５とは逆方向電圧となる。この時の逆方向電
圧でのＰＮ接合の降服電圧を測定する。絶縁分離層のＰ
型半導体層３とＮ型エピタキシャル成長層８の接合は逆
方向電圧も逆方向電圧になるが、ＰＮ接合の降服電圧値
は不純物濃度の高い程低い値となシ、ここではＮ＋型型
溝導体層４Ｐ型半導体基板５との接合の降服電圧値が得
られる。Ｎ＋型型溝導体層４不純物濃度は素子の特性と
して充分管理が可能であシ、Ｐ型半導体基板５の不純物
濃度に対応した降服電圧値を設定出来る。この様にして
Ｐ型半導体基板５の比抵抗値（不純物濃度）の確認をＰ
Ｎ＋接合の降服電圧値により検査可能となる。
その値は一般的に知られている。この発明ではこの点を
利用したものである。Ｐ型半導体基板５に対して電極部
Ａに正電圧を加えるとＰ型半導体層３′とＮ＋型半導体
ｒｆ４４とは順方向電圧であシ、Ｎ＋＋半導体４とＰ型
半導体基板５とは逆方向電圧となる。この時の逆方向電
圧でのＰＮ接合の降服電圧を測定する。絶縁分離層のＰ
型半導体層３とＮ型エピタキシャル成長層８の接合は逆
方向電圧も逆方向電圧になるが、ＰＮ接合の降服電圧値
は不純物濃度の高い程低い値となシ、ここではＮ＋型型
溝導体層４Ｐ型半導体基板５との接合の降服電圧値が得
られる。Ｎ＋型型溝導体層４不純物濃度は素子の特性と
して充分管理が可能であシ、Ｐ型半導体基板５の不純物
濃度に対応した降服電圧値を設定出来る。この様にして
Ｐ型半導体基板５の比抵抗値（不純物濃度）の確認をＰ
Ｎ＋接合の降服電圧値により検査可能となる。
以上の様な素子を設けて特性試験時に回路試験と同時に
検査が出来、規格外の半導体基板を持った半導体製品は
事前に除去することが出来、品質面や製造上大きな効果
を上げることが出来る。
検査が出来、規格外の半導体基板を持った半導体製品は
事前に除去することが出来、品質面や製造上大きな効果
を上げることが出来る。
第１図は一般的に使用される半導体装置を示す断面図、
第２図（ａ）は本発明の実施例を示す半導体装置の断面
図、第２図（ｂ）はその上面図である。 陶、図において、１・・・・・・金属電極、２・・・・
・・絶縁被膜、３．３’・・・・・Ｐ型半導体層、４・
・・・・・Ｎ″１半導体層、５・・・・・・Ｐ型半導体
基板、６・・・・・・Ｎ中型半導体層、７・・・・・・
Ｐ型半導体層、８・・・・・・Ｎ型エピタキシャル成長
層、Ａ・・・・・・電極の外部取り出し金属配線部であ
る。 第１ 図 草２ 図
第２図（ａ）は本発明の実施例を示す半導体装置の断面
図、第２図（ｂ）はその上面図である。 陶、図において、１・・・・・・金属電極、２・・・・
・・絶縁被膜、３．３’・・・・・Ｐ型半導体層、４・
・・・・・Ｎ″１半導体層、５・・・・・・Ｐ型半導体
基板、６・・・・・・Ｎ中型半導体層、７・・・・・・
Ｐ型半導体層、８・・・・・・Ｎ型エピタキシャル成長
層、Ａ・・・・・・電極の外部取り出し金属配線部であ
る。 第１ 図 草２ 図
Claims (1)
- 第一導電型の半導体基板の上面に第二導電型の半導体層
が選択的に形成され、該半導体基板上および該第二導電
型の半導体層上に第二導電型ｑ・エピタキシャル成長層
が形成され、該エピタキシャル成長層に第一導電型の半
導体層が絶縁分離層として前記第二導電型の半導体層と
接合しない距離に囲む様に形成され且つ該内部領域へ前
記第二導電型半導体層の上層と接合するように形成され
て電極域シ出し口が該半導体層上面に設けられているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117523A JPS598344A (ja) | 1982-07-06 | 1982-07-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117523A JPS598344A (ja) | 1982-07-06 | 1982-07-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598344A true JPS598344A (ja) | 1984-01-17 |
Family
ID=14713879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57117523A Pending JPS598344A (ja) | 1982-07-06 | 1982-07-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421415U (ja) * | 1990-06-12 | 1992-02-24 |
-
1982
- 1982-07-06 JP JP57117523A patent/JPS598344A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421415U (ja) * | 1990-06-12 | 1992-02-24 |
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