JPS5986333A - クロツクパルス発生回路 - Google Patents
クロツクパルス発生回路Info
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- JPS5986333A JPS5986333A JP57196417A JP19641782A JPS5986333A JP S5986333 A JPS5986333 A JP S5986333A JP 57196417 A JP57196417 A JP 57196417A JP 19641782 A JP19641782 A JP 19641782A JP S5986333 A JPS5986333 A JP S5986333A
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- JP
- Japan
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- circuit
- pulse
- clock pulse
- response
- frequency
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔イ、利用分野〕
本発明は、入力されるデジ・タル楠号に同期したクロッ
クパルスの発生回路に関する。
クパルスの発生回路に関する。
最近提案されているコンパクトディスクシステムのデジ
タル・オーディオ・ディスクに於ける信号のフォーマッ
トは、第２図（ａ）に示す如く、ハイレベル１０−レベ
ルの信号反転間隔が８Ｔないし１１Ｔ（Ｔはチャンネル
ビット長であり、１Ｔ＝−−Ｌ−一−−−−−−，−＝
２ ａ ｌｎθ）の信号の組合せで構成４．３２１８
ＭＨ２ されている。Ｋの信号を光学的ピックアップによって再
生するのであるが、この再生（８号にはジッタ及びワウ
が含まれている。その為、再生信号を復調する為のクロ
ックパ／Ｉ／７−とじては、同定周波数で祉なく、再生
信号によって周波数、位相が制御されたクロックパルス
が必要となる。
タル・オーディオ・ディスクに於ける信号のフォーマッ
トは、第２図（ａ）に示す如く、ハイレベル１０−レベ
ルの信号反転間隔が８Ｔないし１１Ｔ（Ｔはチャンネル
ビット長であり、１Ｔ＝−−Ｌ−一−−−−−−，−＝
２ ａ ｌｎθ）の信号の組合せで構成４．３２１８
ＭＨ２ されている。Ｋの信号を光学的ピックアップによって再
生するのであるが、この再生（８号にはジッタ及びワウ
が含まれている。その為、再生信号を復調する為のクロ
ックパ／Ｉ／７−とじては、同定周波数で祉なく、再生
信号によって周波数、位相が制御されたクロックパルス
が必要となる。
第１図は、従来のクロックパルス発生回路（１）を示す
図であり、極性反転検出回路（２）、モノマルチバイブ
レータ（３）、位相比較回路（４）、チャージポンプ回
路（５）、ローパスフィルタ（６）、電圧制御発振回路
（７）にて構成されている。
図であり、極性反転検出回路（２）、モノマルチバイブ
レータ（３）、位相比較回路（４）、チャージポンプ回
路（５）、ローパスフィルタ（６）、電圧制御発振回路
（７）にて構成されている。
第２図（ａ）に示す入力信号（コンパクトディスクシス
テムの場合に於いて、ＦＦ１Ｍ信号と称されている）が
、極性反転回路（２）に印加されると、第２図（ｂ）に
示す様に、入力信号の極性が反転する度に、パレスが発
生される。この極性反転検出パｌｖス（第２図ｂ ）に
てモノマルチバイブレータ（３）がトリ力され／２Ｔ２
圓のパルスが発生されＺ（第２図Ｃ参照）。モノマルチ
バイブレータ（３）の出力は面積比較型の位相比較回路
（４）に入力される。この回路（４）の入力側には、電
圧制仙１発振回路（７）の出力（クロ多りパルス）（デ
ユーティ−は５０％）も印加されている。
テムの場合に於いて、ＦＦ１Ｍ信号と称されている）が
、極性反転回路（２）に印加されると、第２図（ｂ）に
示す様に、入力信号の極性が反転する度に、パレスが発
生される。この極性反転検出パｌｖス（第２図ｂ ）に
てモノマルチバイブレータ（３）がトリ力され／２Ｔ２
圓のパルスが発生されＺ（第２図Ｃ参照）。モノマルチ
バイブレータ（３）の出力は面積比較型の位相比較回路
（４）に入力される。この回路（４）の入力側には、電
圧制仙１発振回路（７）の出力（クロ多りパルス）（デ
ユーティ−は５０％）も印加されている。
さて、第２図（イ）に示す状態は位相が遅れている状態
でおる。このとき、位相比較回路（４）から位相遅れを
示すパルス（Ｄ）（第２図口参照）が出力される。この
パレス（Ｄ）はチャージポンプ回路（６）に印加され、
以って、ローパスフィルタ（６）の出力にて、クロック
パレス（、Ｐ Ｌ Ｌ ＯＫ ） （第２図Ｃ参照）の
周波数が高くなるように、電圧制御発振回路（７）が制
御される、第２図（ロ）に示す状態は、位相が若干遅れ
ている状態である。このとき、パレス（Ｕ）（第２図Ｃ
参照）も生じるが、パ／ｌ’ス（Ｄ）（第２図口）の方
が１１が広い。それ故、クロックパル７、 （Ｐ ＬＩ
、ＯＫ）の周波数が高・くなるように電圧制御発揚回路
（７）は制御される。第２図（ハ）は同期だけ一致した
状態（即ち、周波数は一致していない状態）でβる。こ
のとき、パルス（Ｄ）とパレス（Ｕ）の巾は等しく、チ
ャージポンプ回路（５）は駆動されず、クロックパルヌ
（ＰＬＬＯＫ）の周波数は変化しない。
でおる。このとき、位相比較回路（４）から位相遅れを
示すパルス（Ｄ）（第２図口参照）が出力される。この
パレス（Ｄ）はチャージポンプ回路（６）に印加され、
以って、ローパスフィルタ（６）の出力にて、クロック
パレス（、Ｐ Ｌ Ｌ ＯＫ ） （第２図Ｃ参照）の
周波数が高くなるように、電圧制御発振回路（７）が制
御される、第２図（ロ）に示す状態は、位相が若干遅れ
ている状態である。このとき、パレス（Ｕ）（第２図Ｃ
参照）も生じるが、パ／ｌ’ス（Ｄ）（第２図口）の方
が１１が広い。それ故、クロックパル７、 （Ｐ ＬＩ
、ＯＫ）の周波数が高・くなるように電圧制御発揚回路
（７）は制御される。第２図（ハ）は同期だけ一致した
状態（即ち、周波数は一致していない状態）でβる。こ
のとき、パルス（Ｄ）とパレス（Ｕ）の巾は等しく、チ
ャージポンプ回路（５）は駆動されず、クロックパルヌ
（ＰＬＬＯＫ）の周波数は変化しない。
この状態がクロックパ／Ｌ／ｘ（ＰＬＬｃＫ）の周波数
が定常よυ高いものとすれば、第２図に）の状態に於い
て、位相が進んだ状態と力る。このとき、パルス（Ｕ）
の巾の方が広くなりクロックパルス（ＰＬｒ、ａＫ）の
周波数が低下するように電圧制御発振回路（７）は制御
される。第２図（羽は完全に位相か一致した状態である
。
が定常よυ高いものとすれば、第２図に）の状態に於い
て、位相が進んだ状態と力る。このとき、パルス（Ｕ）
の巾の方が広くなりクロックパルス（ＰＬｒ、ａＫ）の
周波数が低下するように電圧制御発振回路（７）は制御
される。第２図（羽は完全に位相か一致した状態である
。
ところで従来技術に於いては、極性反転検出回路やモノ
マルチバイブレータに、コンデンサを必要とする為、デ
ジタル工Ｃ化に適さないという不都合があった。本発明
は、斯かる不都合を解消するものであり、ｌＣ化に適し
たクロツクパ／Ｖ７−発生回路金提供するものである。
マルチバイブレータに、コンデンサを必要とする為、デ
ジタル工Ｃ化に適さないという不都合があった。本発明
は、斯かる不都合を解消するものであり、ｌＣ化に適し
たクロツクパ／Ｖ７−発生回路金提供するものである。
本発明は、入カデジタ／Ｉ／＠号の極性変化後のクロッ
クパルスの立」二り、立下りに応答して異ガる二種類の
パルスを発生させ、このノくレスに応答して電圧制御発
振回路を制御する構成としたものでめる０ 〔へ、本発明の実施例〕 第８図は、本発明の実施例を示しており、電圧制御発振
回路−の出力を分周回路Ｑｌ）にてζ分周することによ
り得られるクロックツ＜μス（ＰＬＬ’ＧＫ）（第４図
す参照）及び入力デジタル信号（第４区；ａ参照）は論
理回路（ｌＯ）に入力される。論理回路Ｏｏ＋はＤ？フ
リップ・フロップ（ｌｌ）０本インバータ０３）、アン
ギゲート（１４１（＋５１０６）（Ｉ７）及びＡアゲー
ト０８１（＋９＋より構成されている。
クパルスの立」二り、立下りに応答して異ガる二種類の
パルスを発生させ、このノくレスに応答して電圧制御発
振回路を制御する構成としたものでめる０ 〔へ、本発明の実施例〕 第８図は、本発明の実施例を示しており、電圧制御発振
回路−の出力を分周回路Ｑｌ）にてζ分周することによ
り得られるクロックツ＜μス（ＰＬＬ’ＧＫ）（第４図
す参照）及び入力デジタル信号（第４区；ａ参照）は論
理回路（ｌＯ）に入力される。論理回路Ｏｏ＋はＤ？フ
リップ・フロップ（ｌｌ）０本インバータ０３）、アン
ギゲート（１４１（＋５１０６）（Ｉ７）及びＡアゲー
ト０８１（＋９＋より構成されている。
フリップ・フロップ（ｌｌｌｔｉクロ、ツク、＜／レス
（ＰＬＬＯＫ）の立上シに応答してデータ入力を取込む
０従ってその出力（中は第４図口に示す通シである。
（ＰＬＬＯＫ）の立上シに応答してデータ入力を取込む
０従ってその出力（中は第４図口に示す通シである。
フリップ・フロップ（１２１１はクロックツくパレス（
ｐＬＬＣＫ）の立下シ（フリップ・フロップ（２１）の
互出力の立上り）に応答してデータ入力を取込む。従っ
て、その出力（中は第４図（ｄ）に示′す通りである。
ｐＬＬＣＫ）の立下シ（フリップ・フロップ（２１）の
互出力の立上り）に応答してデータ入力を取込む。従っ
て、その出力（中は第４図（ｄ）に示′す通りである。
アントゲ−１圓（Ｉ６）は入力信号（第４図口）か７１
イレベｌしのとき駆動し得る状態にあり、アントゲート
０５ｉ０力はローレベルのときである。
イレベｌしのとき駆動し得る状態にあり、アントゲート
０５ｉ０力はローレベルのときである。
従って、入力信号（第４図口）の極性が変化した直後に
生じるクロックパルス（ＰＬＬＣＫ）（第４図ｂ）の立
上りまたは立下りに応答し１、ｌくｉｖ ｙ−（Ｄ）ま
たはパルメ（Ｕ）が論胛回路四はり出力される。即ち、
入力信号（第４図口）の４性の変化直後のクロックパル
ス（、Ｐ ’Ｌ Ｉ、 ＯＫ ）の変化か立上りである
場合にはパ／Ｌ’ス（ＤＪが（第４図イ及びｅ参照）、
またクロックパｌｖス（ｐＬｂｃＫ）の変化が立下υで
ある場合にはパルス（Ｕ）が出力される（第４図口及び
ｆ参照）。
生じるクロックパルス（ＰＬＬＣＫ）（第４図ｂ）の立
上りまたは立下りに応答し１、ｌくｉｖ ｙ−（Ｄ）ま
たはパルメ（Ｕ）が論胛回路四はり出力される。即ち、
入力信号（第４図口）の４性の変化直後のクロックパル
ス（、Ｐ ’Ｌ Ｉ、 ＯＫ ）の変化か立上りである
場合にはパ／Ｌ’ス（ＤＪが（第４図イ及びｅ参照）、
またクロックパｌｖス（ｐＬｂｃＫ）の変化が立下υで
ある場合にはパルス（Ｕ）が出力される（第４図口及び
ｆ参照）。
パルス（Ｄ） （第４ 図８）によリトヲンヌファゲー
ト（２２ａ）が導通すると、ローパスフィルタ（２３）
の入力側は接地され、電圧制御発振回路し０）は発振周
波数が低下するように制御される。ノ（ル、Ｃ（Ｕ）（
第４図ｆ）によりトランスファーグー） （２２ｂ）が
導通すると、ローパスフィルり（２３ｊの入力側にプラ
ス電圧が印加され、電圧制御発振回路（２０）は、発振
周波数が上昇するように制御される。
ト（２２ａ）が導通すると、ローパスフィルタ（２３）
の入力側は接地され、電圧制御発振回路し０）は発振周
波数が低下するように制御される。ノ（ル、Ｃ（Ｕ）（
第４図ｆ）によりトランスファーグー） （２２ｂ）が
導通すると、ローパスフィルり（２３ｊの入力側にプラ
ス電圧が印加され、電圧制御発振回路（２０）は、発振
周波数が上昇するように制御される。
本発明に係るクロックパルス発生回路告にあっては、入
カイ５１号（ａ）の極性変化がある毎に、必ず、パルス
（Ｄ）または（Ｕｌが出力される。従って発生されるク
ロックパルス（ＰＬＬＯＫ）は絶えず変動することにな
る。しかしなから、電圧制御発振回路シ０）として変化
範囲の狭いもの（例えは、±８％）を使用すれば、斯か
る変動を実用上、細管問題のない範囲内のものとするこ
とができる。
カイ５１号（ａ）の極性変化がある毎に、必ず、パルス
（Ｄ）または（Ｕｌが出力される。従って発生されるク
ロックパルス（ＰＬＬＯＫ）は絶えず変動することにな
る。しかしなから、電圧制御発振回路シ０）として変化
範囲の狭いもの（例えは、±８％）を使用すれば、斯か
る変動を実用上、細管問題のない範囲内のものとするこ
とができる。
尚、従来装置に於いても、入力信号の変化はル大１１Ｔ
の期間生じガい場合があるものだから変化範囲の狭い電
圧制御発振回路を必要としだものである。
の期間生じガい場合があるものだから変化範囲の狭い電
圧制御発振回路を必要としだものである。
本発明に係る回路は、ローパスフィルタを除いて全て論
理１回路で構成することができるので、デジタルエＣ化
が容易である。
理１回路で構成することができるので、デジタルエＣ化
が容易である。
第１図は従来回路を示す図、第２図はその動作波形図、
第３図は本発明に係る回路を示す図、第４図はその動作
波形図である。 （兜は論理回路、斡））は電圧制御発振回路、（２２ａ
、２２ｂ）ｉｉ） フンスファーゲ−１・、匈）はロー
パスフイ ルり。
第３図は本発明に係る回路を示す図、第４図はその動作
波形図である。 （兜は論理回路、斡））は電圧制御発振回路、（２２ａ
、２２ｂ）ｉｉ） フンスファーゲ−１・、匈）はロー
パスフイ ルり。
Claims (1)
- （１） 入力デジタル信号に同期したクロックパルス
を発生させる為の回路であって、周波数の変化範囲の狭
い電圧制御発振回路を設けると共にこの電圧制御発振回
路の出力でおるクロックパルスと入力デジタル信号と門
人力とする論理回路を設け、この論理回路を、入力デジ
タル信号の極性変化後のクロックパ）レスの立上り、立
下シに応答して、異なる二柚類のパルヌを発生させる構
成とし、この二種のパルスに応答して前記電圧制御発振
回路を制御することによシクロツクパルスの同期を、制
御する構成としたクロックパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196417A JPS5986333A (ja) | 1982-11-08 | 1982-11-08 | クロツクパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196417A JPS5986333A (ja) | 1982-11-08 | 1982-11-08 | クロツクパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986333A true JPS5986333A (ja) | 1984-05-18 |
| JPH0331016B2 JPH0331016B2 (ja) | 1991-05-02 |
Family
ID=16357503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196417A Granted JPS5986333A (ja) | 1982-11-08 | 1982-11-08 | クロツクパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986333A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894240A (ja) * | 1981-11-30 | 1983-06-04 | Nec Home Electronics Ltd | クロツクパルス発生回路 |
-
1982
- 1982-11-08 JP JP57196417A patent/JPS5986333A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894240A (ja) * | 1981-11-30 | 1983-06-04 | Nec Home Electronics Ltd | クロツクパルス発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0331016B2 (ja) | 1991-05-02 |
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