JPS5987524A - サブチヤネル制御方式 - Google Patents

サブチヤネル制御方式

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Publication number
JPS5987524A
JPS5987524A JP57197183A JP19718382A JPS5987524A JP S5987524 A JPS5987524 A JP S5987524A JP 57197183 A JP57197183 A JP 57197183A JP 19718382 A JP19718382 A JP 19718382A JP S5987524 A JPS5987524 A JP S5987524A
Authority
JP
Japan
Prior art keywords
control program
subchannel
control
data
program
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57197183A
Other languages
English (en)
Inventor
Hiroshi Takahashi
弘 高橋
Yoshihisa Ogawa
小川 義久
Toshiyuki Odakawa
小田川 敏之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP57197183A priority Critical patent/JPS5987524A/ja
Publication of JPS5987524A publication Critical patent/JPS5987524A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10Program control for peripheral devices

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (1)発明の技術分野 本発明は、情報処理システムにおいて、記憶装置と入出
力制御装置間に位置して、中央処理装置の指示によシデ
ータの転送を行なう、複数のサブチャネルを有する転送
装置の制御方式に関するもので、自蔵するメモリから制
御プログラムを読み出した時、エラーが発生した場合の
処理方式に係るものである。
(2)従来技術と問題点 第1図は複数のサブチャネルを有する転送装置の動作を
説明するための図で、1は中央処理装置、2は記憶装置
、3は転送装置、4はサブチャネル、5は通信制御装置
、6は回線アダプタ、7はカードリーダ、8はラインプ
リンタ、9はデータ通信端末機であって、データ通信シ
ステムの例を示している。
第1図において、転送装置3は中央処理装置1からの指
示によシ、記憶装置2内のデータをラインプリンタ8や
、通信制御装M5を経由してデータ通信端末機9へ送っ
たシ、カ−ドリーダ7からのデータや、通信制御装置5
を経由して来たデータ通信端末機9からのデータを、記
憶装置2内の中央処理装置1から指示された場所に格納
したシする制御を受は持っている。
転送装置3は、各データ通信端末機9やカードリーダ7
、ラインプリンタ8などにそれぞれ対応するサブチャネ
ル4を持っておυ、送受信いずれの場合も各サブチャネ
ル4のバッファメモリ(メモリのデータ領域)を介して
データの受は渡しが行なわれる。そしてこれらの制御は
、転送装置3内のメモリにロードされた制御プログラム
によシ行なわれる〃(メモリからプログラムを読み出す
時、雑音の重畳などの一時的原因によって、パリティエ
ラー等の事故が発生することがある。
このような時は、その事象が一時的なものか、または固
定的なものかを切9分けてそれに応じた措置を執る必要
があるので、制御プログラムを転送装置3内のメモリに
ロードし直して、再実行する。そして同一箇所で再びエ
ラーが発生すれば、これはハードウェアの固定的故障と
判断して、制御を停止し中央処理装置1に知らせるが、
若しエラーが再現しなければ、制御を続行する。
しかし、前記いずれの場合にも発生した事故によるデー
タへの影響の範囲が特定出来ないので、制御プログラム
をメモリにロードし直した時、すべてのサブチャネル4
のバッファメモリもクリアして、誤ったデータの転送が
行なわれることのないよう措置している。
そのため、制御プログラム読み出し時のエラーが、一時
的な原因であることが判明して制御が続行される場合で
あっても、すべての入出力装置やデータ通信端末機9の
データでサブチャネル4のバッファメモリに存在してい
たものが消滅してしまうので、データの欠損を生ずるか
ら、その時の入出力をやシ直すなどの復旧処理を行わな
ければならなかつれこれは、この種の転送装置では非常
に多数(例えば100台〜200台)のデータ通信端末
機を接続して使用する場合もあるので、影響の範囲が広
いと言う欠点があった。
また、その全入出力装置についての復旧処理を行なわな
ければならないから、回復に長時間を要する欠点があっ
た。
(3)発明の目的 本発明は、上述した従来の欠点に鑑み、制御プログラム
の読み出し時にエラーが発生した場合、その影響範囲を
知多、真の罹障サブチャネルを特定して、他のサブチャ
ネルの動作に影響を与えない制御方式を提供することを
目的としている。
(4)発明の構成 そしてこの目的は本発明によれば、特許請求の範囲に記
載のとおり、情報処理装置の入出力機器等に対応するサ
ブチャネルを複数個有し、自蔵するメモリにロードした
制御プログラムによシ動作する転送装置において、予め
、制御プログラムの各ステップのメモリ上のアドレスと
該ステップの実行により影響を受けるサブチャネルとの
関係を記憶しておき、制御プログラムの読み出しエラー
が発生したため、該制御プログラムを再ロードして動作
を続行する時、読み出しエラーが発生したプログラムス
テップのアドレスから、影響を受けるサブチャネルを知
多、′該すブチャネルに対応するメモリのデータ領域に
限シ、これをクリアして制御プログラムの読み出しエラ
ー発生に係る回復処理を行なうことを特徴とするサブチ
ャネル制御方式によシ達成される。
(5)発明の実施例 第2図は本発明の1実施例について説明するための図で
あって、10は転送装置内のメモリ、11は制御プログ
ラムのスキャンルーチンをロードする領域、12は制御
プログラムのサブチャネル共通ルーチンをロードする領
域、13は制御プログラムのサブチャネル個別処理ルー
チンをロードする領域、14は各サブチャネルに対応し
て設けられたデータ領域である。
転送装置の電源投入時、外部のサービスプロセッサ等か
らこのメモリ10に第2図のように制御プログラムの各
ルーチンをロードする。
また、プログラムステップ読み出し中にエラーが発生す
ると再度制御プログラムがメモリにロードされ、エラー
が発生したルーチンの先頭アドレスから再実行する。
これらのルーチンからプログラムステップが読み出され
る時は、そのアドレスは制御用のカウンタ等に入ってい
るから、エラーが発生した時そのアドレスを知ることは
容易である。
そして、そのアドレスによシ今走行していたのは、どの
ルーチンかを知ることが可能である。
これらの各ルーチンの内、スキャンルーチンは、常に各
サブチャネルを走査して状態を監視し、必要に応じて他
のルーチンに処理を受は渡すものであシ、このルーチン
の走行中にプログラムステップの読み出しエラーが発生
してもサブチャネルのデータへの害はないから、デ・−
夕領域をクリアする事なく制御プログラムの再ロードで
該エラーが消滅すればそのまま制御を続行する。
サブチャネル共通ルーチンは、全サブチャネルに関係す
る制御を行なうものであシ、このルーチンのプログラム
ステップを読み出している時のエラーは、その罹障範囲
の切p分けが困難であるから、すべてのサブチャネルの
データ領域をクリアする。
サブチャネル個別処理ルーチンは、個々のサブチャネル
についてのデータの移送などを行なっているもので、そ
のアドレスによシ、その時扱っているサブチャネルが分
るから、このルーチンのプログラムステップを読み出す
時にエラーが発生した場合は、その時のアドレスから当
該するサブチャネルを知多、これに対応するデータ領域
14t−クリアする。
以上のような制御を行なうことによシ、制御プログラム
の読み出しエラーが起きた時、データ領域をクリアする
ことを最少限に止へ二次的な罹障の拡大を防止している
(6)発明の効果 本発明の方式によれば、複数のサブチャネルを有する転
送装置において、制御プログラムの読み出しエラーが発
生したため、制御プログラムを再ロードして走行する時
、エラー発生時に走行していたルーチンの種別などによ
シ、データの補償が不可能なサブチャネルに限定して、
メモリ上のデータ領域をクリアするに止めるので、従来
の方式のように制御プログラムの読み出しエラー発生の
都度、サブチャネルに接続されていて、動作中であった
全入出力装置が−せいに罹障して、データの再投入等を
行なわなければならないと言う事態を避けることが出来
る利点がある。またその結果として、復旧時間も短縮さ
れるので効果は大である。
【図面の簡単な説明】
第1図は複数のサブチャネルを有する転送装置の動作を
説明するための図、第2図は本発明の1実施例について
説明するための図である。 1・・・・・・中央処理装置、2・・・・・・記憶装置
、3・・・・・・転送装置、4・・・・・・サブチャネ
ル、5・・・・・・通信制御装置、6・・・・・・回線
アダプタ、7・・・・・・カードリーダ、8・・・・・
・ラインプリンタ、9・・・・・・データ通信端末機1
.10・・・・・・転送装置内のメモリ、11・・・・
・・制御プログラムのスキャンルーチンをロートスる領
域、12・・・・・・制御プログラムのサブチャネル共
通ルーチンをロードする領域、13・・・・・・制御プ
ログラムのサブチャネル個別処理ルーチンをロードする
領域、14・・・・・・各サブチャネルに対応して設け
られたデータ領域。 :矩2、

Claims (1)

    【特許請求の範囲】
  1. 情報処理装置の入出力機器等に対応するサブチャネルを
    複数個有し、自蔵するメモ1ノにロードした制御プログ
    ラムにより動作する転送装置において、予め、制御プロ
    グラムの各ステラフのメモリ上のアドレスと該ステラフ
    ゛の実行によシ影響を受けるサブチャネル、との関係を
    記憶しておき、制御プログラムの読み出しエラー’jJ
    X発生したため、該制御プログラムを再ロードシて動作
    を続行する時、読み出しエラー〃:発生したプログラム
    ステップのアドレスから、影響を受けるサブチャネルを
    知シ、該サブチャネル((対応するメモリのデータ領域
    に限り、これをクリアして制御プログラムの読み出しエ
    ラー発生に係る回復処理を行なうことを特徴とするすブ
    チャネル制御方式。
JP57197183A 1982-11-10 1982-11-10 サブチヤネル制御方式 Pending JPS5987524A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57197183A JPS5987524A (ja) 1982-11-10 1982-11-10 サブチヤネル制御方式

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JP57197183A JPS5987524A (ja) 1982-11-10 1982-11-10 サブチヤネル制御方式

Publications (1)

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JPS5987524A true JPS5987524A (ja) 1984-05-21

Family

ID=16370180

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JP57197183A Pending JPS5987524A (ja) 1982-11-10 1982-11-10 サブチヤネル制御方式

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