JPS5987574A - デイジタル・リアルタイム信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、デイゾタルΦリアルタイム信号処理装置に
関するものである。その適用範囲は音響処理、遠隔通信
、像処理、プロセス制御の最適化、などを包含するとと
もに、一般に、リアルタイム信号処理に関するすべての
技法を包含する。

データ処理装置は特殊処理に指定された周辺装置と組み
合わせる場合がしばしば生じ、それによってコンピュー
タはあるタスクをオフロードし、他のタスクに利用でき
るようにする。

かかる装置の一般構造は第１図に示されている。

コンピュータ１０は、大容量メモリ１２および相互作用
袋Ｗ１４に接続されている。コンピュータは周辺処理装
Ｎ１６と組み合わされている。

このディジタル・リアルタイム処理装置はまず第１に、
入出力回路２ｏを含み；ある入力２Ｈより　／　Ａ変換
器２２を、他の出力２３はＡ／Ｄ変換器２４を具備して
いる、したかつで、これらの入力および出力はアナログ
・モードで作動する。他の入力２５および出力２６はデ
ィジタル・モードで作動する。周辺処理装置にも、人出
力制御装置３０と、コンピュータ１０に対する結合回路
４゜と、バッファ・メモリ５ｏと、ディジタル処理素子
６０と、処理素子６０を制御する回路７ｏとが含まれて
いる。これらの装置はすべてパス８０によって相互接続
されている。

かかるディジタル・リアルタイム信号処理装置では、コ
ンピュータ１ｏが周辺処理装置を制御する。大容量メモ
リ１２は処理装置に入出力するデ・−夕を記憶する。

外部入力信号は入力２１．２５を通して導かれる。同様
に、信号出力は２３．２６を通して外部装置に供給され
るが、その外部装置は図示されておらず、その性質は進
行中の応用次第である。

いままでに使いつくされた周辺処理装置には、いろいろ
な素子が所要処理形式の関数として所定の構成を表すデ
ィジタル処理を行う装置が含まれている。この解決方法
は処理が常に同じであるかぎシ適当であることがわかる
が、それは当然、処理中に操作が変更できたり、処理の
あるバッチから他のバッチへ変更できる、いろいろな形
の操作が必要な場合に不具合となる。

本発明は、種々の構成にしたがって組織化されやすい素
子を有する処理装置を提供することによってこの問題を
解決する。これらは特殊メモリに１°き込まれるマイク
ロプログラムによυ制御される。かくて本発明は、本質
的に第１図の組立体１６のような処理装置にたより、さ
らに詳しく述べればこの処理装置に属する装置の素子６
０の構造および機能にたよる。

正確に述べれは、本発明の目的は、コンピュータに結合
するように設計されたディジタル・リアルタイム信号処
理装置を提供することである。第１図から見られるとお
り、このディジタル・リアルタイム信号処理装置は入出
力回路２０と、入出力制御装置３０と、コンピュータ結
合回路４０と、バッファ・メモリ５０と、ディジタル信
号処理素子６０と、処理素子６０用の制御回路７０とを
含み；この処理装置はディジタル信号処理素子６０が複
数個の相互接続された処理モジュールから構成され、各
モジュールは 一演算装置と、 一高速乗算器と、 一シフト・レジスタと、 一機能メモリと、 一処理装置のいろいろな機能によって処理されるすべて
のデータを含むアドレス可能データ・メモリと、 一データ・メモリを走査させる順次作動アドレス・メモ
リと、 −それぞれの構造次第で、おのおの、演算装置、乗算器
、シフト・レジスタおよび波形メモリを相互接続し得る
命令を含むマイクロプログラムやメモリと、 から成る。

わかっていると思うが、本発明の特徴および利点は、実
施例が説明のためにのみ引用され、決してどんな応用制
限をも意味しない下記の説明を読めは一段と明らかにな
るであろう。付図についてこれから説明する。

既知の技法を用いて、本発明の処理回路の大部分はカー
ド上に組み立てられている。これらのカードは、架の中
に積み重ねた標準の引出しモジュールに群別されている
。架には、各カードに取り付けられた５■調整器に給電
する７、５■電源がある。第２図は処理装置の回路の構
成ブロック図を表すとともに、これらの回路間の接続の
詳細を表す。

図示のとおシ、処理装置には８個の同じ処理カード１０
１ないし１０８があシ、本組立体は処理ユニット６０を
構成する。バッファ惨メモリ５０は第９カード１０９の
上に取シ付けられている。

入出力制御装置３０および制御回路７０は特別カード１
１０に群別されている。最後にコンピュータ結合回路４
０は第１１カード１１１の上に配列されている。

処理カード１０１から１０８まで、およびカード１０９
ならびに１１０は、受信バス８２、送信バス８３および
データ・バス８４から成る相互接続バスによって結合さ
れている。さらに、すべてのカードは選択バス８６、ア
ドレス・バス８７、波形アドレス番バス８８およびデー
タ句バス８９カラ成るシステム・バス（Ｓバス）によっ
て結合されている。

結合カード４０によるコンピュータと異なるカードとの
間の通信は下記のとおシ作動し、階層アドレス指定は選
択を可能にするニ ー選択バス８６を介し、符号解読によって１０１１ｉ！
ｉｌのカード１０１から１１０までの中の１個のカード
、 一アドレス・バス８１の高い部分により、波形メモリ以
外の選択されたカードにある１　１１１Ａのメモリ、 −アドレス・バス８７の低い部分により、選択されたメ
モリにある１つの位置。

データは双向性データ・バス８９によって運ばれる。

処理カード波形メモリは、カード５０に埋め込まれたｔ
ｔＶ殊論理により発生されるアドレス・バス８８によっ
てアドレス指定される。

カードの相互通信は下記によシ制御されるニー送信カー
ドを選択する送信バス８３、−受信カードを選択する受
信バス８２゜カード１０１から、１０８までを詳しく説
明する前に、それらと組み合わされるカード１０９から
１１１までの構造に関して二、三の指示が与えられる。

まず第１にカード１０９は、１６ビツトの１６に語（Ｋ
＝１０２４）の各社金持つ持久読書きメモリを含み、処
理装置とシステム・バス８５に結合されるデバイス（磁
気テープ、ディスク、など）との間のリンクを供給する
。

このバッファ・メモリの目的は、下記のようなデータと
、例外的に機能構成と、の２種類の情報を記憶すること
であるニ ーデータは処理装置によって作られたおのおのの情報か
ら成シ、この情報は以後の使用に備えて記憶され、すな
わち処理装置用の情報は今後の処理のために使用されな
ければならない。

−機能構成はカードのいろいろな機能構造物を作るため
のプログラミング素子であシ；これらはバス８５を介し
て、コンピュータ１０から関連メモリに常時直接に送信
し、それによって機能構造物ライブラリの作成・使用を
可能にする。

電子音響の分野から集められた下記の１つ例を引用する
ことができ、すなわちオーケストラ構成が得られてから
、この構成を定めるプログラムは再使用に備えて記憶す
ることができる。さらに、作られた音楽はデータの形で
も記憶することができる。かくて、事前録音された音楽
作品は、以後の処理のだめのデータ・ベースとして使用
することができる。

カード１１０について述べると、このカードには、 −しゃ断信号を発生させるクロック回路、−相互接続バ
ス８１の裁定論理およびそれに組み合わされる信号メモ
リ：全回路は制御回路ＴＯを構成する。

一処理装置からの外部接続を供給する入出力制御装置。

クロック回路は時間間隔を測定するプログラマブル・カ
ウンタから成り、その時間間隔の終りに、コンピュータ
の作動（しゃ断）安来は処理装置内で作動している処理
素子を変更するように現行タスクを停止させる。

例えば、電子音響の分野では、クロック回路に関する王
な応用は、発振器の振幅および周波数の変更、フィルタ
しゃ断周波数の変更などのための包絡縁の発生である。

裁定論理は、８個の処理カード、メモリ・カード５０お
よびカード１１０自体の間のデータ転送を可能にし、こ
のカードはすべて相互接続バス８１を介して接続されて
いる。セットアツプすべき相互接続は、コンピュータに
よって事前にロードされる５１２語、１４ビツト・メモ
リの内容によって規定される。

入出力制御装置は、ディジタル・フオマット（第１図の
入力２５、出力２６）またはアナログ・フオ・−マット
（入力２１、出力２３）のいずれかで外部通信を制御す
る。この場合、前記入出力制御装置は、外部に置かれて
いるアナログ／ディジタル変換器およびディジタル／ア
ナログ変換器を制御する。

インターフェース・カード４０に関するかきり、それは
処理装置と選択されたコンビ二一一夕との間の模範的な
結合を保証する。カードの一部はシステム・バス８５を
構成する固定回路であるが、他の部分は選択されたコン
ピュータに使用され、したがってコンピュータに合致す
るように変形される。

処理カードを次に説明する。

各カードは、カード４０からシステム・バスる。またこ
のカード、は処理済データを相互接続バス８１によって
他のカードと交換することもできる。

処理カードの機能構造物は第６図によって示されている
。機能素子は「パイプ・ライン」構造物と称するもの次
第で、バスＡおよびバスＢを介して相通じる。この構造
物は処理速度を増加させる。

それは、おのおの処理の一部を達成する１組の部分にあ
シ、データはパイプライン内の流体と同じ位多く各部を
流れる。

カードを構成する機能素子には下記のようなものが含ま
れている： ａ）−数ＸおよびＹについて、例えば２４ビツトでＸ＋
Ｙ　、　Ｘ−Ｙ　、　Ｙ−Ｘ（Ｄような算術演算を実行
°し得る演算カード１１５゜ ｂ）−人力の１６ビツトと出力の２４ビツトに関するＸ
ＸＹの演算を実行する高速乗算器１２０゜Ｃ）−演算装
置１１５および乗算器１２０と共に直線補間を可能にす
るシフト・レジスタ１３０゜ｄ）−作シたいと思う波形
のサンプリングを含む、例えば１６ビツト語の６４にの
機能メモリ１４０゜このメモリは、６４通シの異なる波
形を処理し得る最大６４個の１に語ブロックに分けられ
る。

用のアドレスをも含む、例えＶ！、５１２個の２４ビツ
ト語のデータ・メモリ１５０；コンピュータは処理装置
の他のカードと共にこのメモリを呼び出すことができる
。

ｆ）−マイクロプログラムの実行中、データ中メモリ１
５０の順次走査を可能にする。例えは１０２４個の９ビ
ット語のアドレス・メモリ。

この走査は乗算器１６２に接続されるカウンタ１６１に
よって制御される；さらにアドレス・′メモリ１６０は
アドレス多重装置１７０によってデータ・メモリ１５０
に接続される。

ｇ）−カード用の最大１６通りの演算構成を含む、例え
は５１２個の６２ビツト語のマイクロプログラム・メモ
リ１８０；３２個の６２ビツト語から成る各構成は、カ
ードのいろいろな素子の相互接続を与えるとともに、実
行されるマイクロプログラムを形成する（マイクロプロ
グラムは命令を実行するために行うべき演算の連続であ
る）。

ｈ）−各カードは、バスＡと相互接続バス８１との間、
およびバスＢとシステム・バス８５との間にそれぞれ置
かれる２個のバッファ・メモリｉａｉ、１ｏｓ金も含む
、 使用するマイクロプログラムにより相互接続されるこれ
らの素子のすべては、情報（データまたはアドレス）を
相互接続バス８１により、または外部からシステムφパ
ス８５を介して、システム中の他のカードと又換するこ
とができる。

上述の素子は別々に使用できるが、それはそれらの組立
体によシ所要処理の機能素子が形成されるマイクロプラ
グラミングによって達成される機能構造物に分けられる
。

広範囲な可能性の中で、第４図、第５図、第６図、第８
図および第９図は信号処理に最も多く使用される二、三
の基本構造物を表す。これらの各構造物は数種の処理を
実行させる。

第４図の構造物はまず、収入力ｅ１およびｅ２を持つ乗
算器１２０と、１つの入力ｅ３が乗算器１２０に接続さ
れかつもう１つの入力が０４で表される演算装置１１５
とを備えている乗算器１２０を示す。この演算装置は１
つの出力旦にょシ信号を伝送する。

入力θ０、ｅ２およびｅ、に加えられる信号次第で、第
５ａ図、第５ｂ図、第５ｃ図および第５ｄ図のダイアグ
２ムによって異なる機能が図示のとおり非制限に得られ
る、 第５ａ図のダイアグラムによるとおり、２個の数ａ１お
よびｂｌ（ｉは順序の中のランクを表す）は乗算器１２
０の入力に加えられ、演算装置１１５の入力ｅ３はＯで
セットされる。この演算装置の出力はａｉｂｌの積にモ
、シい数字記号８１や、を送る。

１＋１　　　　１　１ 第５ｂ図のダイアグラムによシ、入力ｅユは数ａ□を受
け、入力ｅ２はユニット１の信号を受け、また人力ｅ４
は数ｂ１を受ける。そのとき出力且は下記の和信号を供
給する： Ｓ、＋、−吋＋ｂｉ 第５ｃ図のダイアグラムにより、入力ｅ１およびｅ２は
数ａ、ならびにｂ工を受け、また人力ｅ４は出力旦に接
続されている。そのとき信号は、出力Ｓ　ｌ＋　１から
下記の形で得られる：ｓ１＋１＝　ａｉｂｌ−１−８１ これは下記のような式の計算を可能にする：ａｏｂｏ　
＋　ａｌｂｌ　＋　ａ２ｂ２　＋　”　−最後に、第５
ｄ図のダイアグラムによシ、入力ｅ０は出力旦にループ
・バックされ、人力ｅ２は信号Ｘを受け、また人力ｅ４
は信号８．１を受ける。出力信号は下記の形であり： ｓ　　　−ｓｘ＋ａ１ １＋１　　　　１ それによって、下記の回帰的な公式で多項式を計りする
ことができる。

ｓ１＋１＝　（ｓ、−０ｘ　＋　ａ、−０）　ｘ　十ａ
□第６図は６個の入力ｅ３、ｅ４、ｅ５および波形メモ
リ１４０と共に演算装置が作動することを要求する構成
を示す。このメモリには、再生すべき機能のサンプリン
グが含まれる。それはアドレスに対応する選択人力ｅ６
と、第２人力ｅ７とを含む。

この入力は演算装置１１５の出力見に接続されている。

他方では、メモリ１４０は出力１を有することを特徴と
する 特定の波形は、まず入力ｅ６に現れる適当な信号を選択
し、次にメモリを順次走査して出力１に現れる対応する
サンプリングを継続させることによって得られる。

第７図は４つの可能な機能を表す。走査モード時間発生
を測定する。かくて、メモリ１４０のアドレスの簡潔な
増加は、第１波形の場合、増加に結ばれる周波数（増加
が太いほど周波数が高くなる）を持つ正弦波を示す。可
変増加は周波数変調の発生を可能にする。

演算装置１１５の入力を通して、初度位相ψ１（入力ｅ
！３）、周波数Ｆ（入力ｅａ　）、周波数ピッチ△Ｆ（
入力ｅ５）、および周波数変調といったパラメータを加
えることができる。この場合ψ□や。

を供給する出力旦は入力ｅ３に再ループされる。

第８図のダイアグラムはεｂ６図（演算装置１１５およ
び波形メモ’Ｊ　１４０　）のダイアグラムに相当する
が、さらにメモリ１４０の出力に乗算器１２０が接続さ
れている。さらに、この乗ｑ［器はその人力ｅ２に信号
Ａを受け、振幅変調が得られるようにされている。乗算
器１２０によつで供給される８８１で表される出力信号
はｓｓ２で表されるもう１つの信号と共に、その入力ｅ
′３およびｅ′５に現れるこれらの両信号を受ける第２
演算装置１１５′によって混合される。

第９図は、演算装置１１５の出力旦に接続されている入
力ｅ８を持つシフト・レジスタ１３０によって第６図の
回路が補足されている変形を表す。

この回路は最下位ビット（例えは計算の際に操作される
２４ビツトでは、第１６ビツト以下）を用いて直線補間
を可能にする。

当然、説明されたような数種の機能構成は同一カード上
でマイクロプログラミングによって群別することができ
る。

システムの順序付けについて述べると、これは顧客が使
用する作動モードにより、１６．３８４ＭＨｚの周波数
で作動するクロックによって得られる。この場合、基本
命令サイクルすなわちマイクロサイクルの持続時間は６
１．０３５ナノ秒である。

各マイクロサイクルの間、マイクロプログラム・メモリ
はこのマイクロサイクル中の実行に相当する機能構成を
設定するマイクロ命令を出す。マイクロ命令を働かせる
オペランドは、アドレス・メモリ１６０の中にそれらの
アドレスを持つ。マイクロプログラム１８０のメモリの
３２語に相当する６２個のマイクロ命令は、持続時間１
．９５マイクロ秒の中間サイクルを構成する。

持続時間６２．５マイクロ秒の完全な１サイクルにおけ
るマイクロプログラムは、異なるデータでろ２回実行さ
れるが、これはアドレス・メモリのサイズが３２Ｘ３２
語、すなわち１０２４語であることを意味する。このメ
モリの構成は第１０図に示されている。メモリ１６０の
６２ブロツクはそれぞれ、サイクルＯに関するアドレス
を含むブロックをＡ。、サイクル１に関するアドレスを
含むブロックｆ：Ａ□など・・・・・・そして最終ブロ
ックをＡ３１として識別されている。

アドレス走査は６つのタイミング図から成る第１１図に
示されておシ、マず生はマイクロプログラムＨＩＩＰの
クロック・パルスを表し、次に竺はマイクロプログラム
１８０、すなわちＡ、Ｐのメモリにおいて走査されるア
ドレスを表し、さらに日はアドレス・メモリ１６０、す
なわちＡＭＡにあるアドレスを表す。

中間サイクルの間に作られる基本構造物は完全な１ザイ
クルの間に６２回Ｈ６れることに注目しなければならな
い。

例えば、中間サイクルの間に第４図の形の７個の乗加算
器を作ったシ、完全な１ザイクルの間に異なるデータで
作動する７Ｘ３２＝２２４個の乗加算器を作ったりする
ことが可能である。この場合、信号処理サンプリング周
期は６２．５秒、すなわちサンプリング周波斂１６　Ｄ
　ＯＯＨｚであシ、これは８０００　Ｈｚの処理済信号
の通過帯に相当する。（シャノンの原理は、サンプルさ
れた信号の最大通過帯域がそのザンゾリング周波数の半
分に等しいことを示している。） 一般と高い通過帯域信号を処理するには、使用されるマ
イクロサイクルは完全サイクルの範囲内で繰シ返さなけ
れはならない、 かくてｓ　　３２　ＫＨ２５６４ＫＨ７ｂ　　１２８　
ＫＨｚ　ｓ２５０　ＫＨ２，５２ＫＨ，Ｚの周波数で、
または１６ＫＨｚ　ｓ　３２　Ｋ■（ｚ　ｓ　　ｉ５４
　ＫＨｚ　％　　１２８ＫＨｚ　ｓ　　２５６に、Ｈｚ
の通過帯域でサンプルすることができる。しかし、作ら
れる基本構造物の数は同じ割合で減少される。

１つの応用例としてのみ、複合フィルタ機能を作る構成
について説明する。

を次システムは下記の微分方程式を満足する：ｓ”　＋
　ｓ’　　＋　ＳｏＪ”　＝ｒｓｒ、”もしＥが入力で
あるならば、Ｓは低減フィルタイｌｌｌ：タ作動に相当
する出力であることが示される。符号　　は同調パルス
を、Ｑは過電圧係数を表す。

この方程式は第１２１１図のアナログ回路から解くこと
ができる。この回路には２個の）　ＩＪ　７５に２０１
および２０２．２個の乗算器２０３およ°び２０４、な
らびに６人力加減算器２０５がある。入力の太きさけ、
乗算器２０３に加えられる信号−１表５算器２０４によ
るω２、および加減算器２０５の正入力によるＥである
。

積分器は簡単な帰還ル−プを通して加累ｎ著跨によって
ディジタルに作られるが、これは結局第１２ｂ図のダイ
アグラムに通じ、下記の方程式を解く。

ｓ　／／　　　　　　　　　　　　　３　’＝　＝　（
Ｅ　’−８）。−了 ω さらに適切に言えば６個の所要出力が供給さｆｚる。

示された回路には、４個の乗算器２１１，２１２゜２１
３．２１４、および４個の加算器２２１゜２２２．２２
３．２２４が含まれている。この図は第４図の機能素子
によって実施され、４個の組立体２３１，２３２，２３
３．２３４から成る第１２Ｃ図のダイアダラムに通じろ
。

上述のシステムの能力を説明するために、作られた特殊
カードの少しの例を示す。

第１例 １個のカードは二重周波数入力を持つ１２８個の独立発
振器に相当するものを組み立てる。８１固の同一カード
を使用することにより、１０２４個の発振器を持つこと
が可能となる。

この１２８個の発振器は下記のとおり時間多重化によっ
て得られる。

一中間サイクル（完全マイクロプログラムによυ実行）
の間に４個の発振器が作られる。

一完全ザイクルを形成する６２中間サイクルの連続は合
計１２８に及ぶ。

第２例 １詞のカードは、最大５６個の二次フィルタを作る２２
４個の乗加算器（７個の乗加算器の６２ザイクル）に相
当するものを表す。

第６例 １個のカードは下記相当を同時に表す。

−最大３２個の補間器または３２個の可変遅延器を作る
ようにされる６４個の多入力発振器、−例えば１６個の
二次万能フィルタ（高域、低域、通過帯域）まだはより
高次のフィルタを作るようにされる６４個の直線演算子
、 一３２個の論理装置、 一関数表メモリにある３２個の書込み発振器。

第４例 クーリーおよびサンドのアルイリズムにより、信号から
高速フーリエ変換を実施し得る回路を含む１個のカード
。下記の結果が得られた。

−信号が１６，０００ＨｚＩ７）周波数、すなわち、８
＋０００　Ｈｚの帯域でサンプルされると、その値がリ
アルであシ、すなわち複合値の場合の２５６であるなら
ば５１２ポイントを処理することができる。

かくて、信号は下記の持続時間を持つことができる、 ５１２Ｘ−１Ｌ０ゝ−＝６２ミリ秒 １６．０００ これは下記により５０　ｎｚの分析精度を持つ。

５１２　ＫＨｚの周波数、したがって２５６　ＫＨｚの
通過帯、域で信号をサンプルし、かつ同数のポイントを
処理することによって、持続時間は１ミリ秒まで減少さ
れ、分析精度は１，０００Ｈｚである。

もちろん、中間の値も可能である。

この演算はカードの容量の約％を占め、カードの残シは
他の演算に使用される。

８個のアナログ・カードを使用することができ、それに
よっていくつかの信号を同時に処理しかつ多次元高速フ
ーリエ変換を計算することができる。

上述のシステムと組み合わされるソフトウェアは、いく
つかの異なるレベルで見守られなけれはならない。

−システム構成ソフトウエア二マイクログログラミング
およびマクロプログラミング。

−演算ソフ　トウエア。

システム措成ソフトウェアでは、マイクロプログラミン
グは下記の２つのレベルで行われる。

−マイクロプログラミング拳メモリの書込みは、第４図
、第６図、第８図および第９図に示されるような基本構
造物を決定する。与えられた応用の分野では、これはこ
の形の応用に以後使用される基本素子を形成する若干数
のモデルをきつば勺決定することに通じる。

−いったんモデルが作られると、システムの使用は基本
的には、相互接続を作ること、すなわちアドレス−メモ
リに書込むことにある。この理由は高レベル・ソフトウ
ェアがこのタスクを容易にするように開発されるからで
ある。

このソフトウェアのいくつかの変形は相互接続ソフトウ
ェアと呼ばれ、明らかに異なる使用者に向けられる。あ
る者はハードウェアを厳密に追求しく８進の大きさの使
用、使用されるメモリの定義など）、他は機械を無視す
ることを望む（二一モニンク町変七１１周波数（Ｈｚ）
の挿入など）。

このソフトウェアのすべては「携帯式」であり、それが
いくつかの異なるコンピュータによる変形なしに作動し
得ることを意味する。入出力指令を制御するために、ア
センブラ内で少しの命令を変形するだけでよい。

システム作動ソフトウェアといえば、それは実施すべき
処理次第で、この使用によシ定められる。

この説明から分かるとおシ、本発明の処理装置は知的で
かつ独自の周辺機器であるという特徴を備えている。そ
れが作動している間、主コンピユータはシステム作動モ
ードの制御、またはリアルタイム操作を必要としない任
意の背景処理などのような他のタスクに使用される。リ
アルタイム処理は処理装置によって全面的に行われる。

このシステム基本概念は、時間多重化による基本措造物
の明白な乗算である。

本発明のシステムは、直線および非直線の分野における
複雑な問題をディジタル処理することができ、これは本
システムをディジタル信号および達成し得る主な機能は
下記のとおシである。

−すべての既知の合成法に関する信号の発生−逆フーリ
エ変換（そのスペクトルから信号を得る） 一測定 一特殊分析 一変換関数の決定 一静特性の測定 一フーリエ変換（高速フーリエの変換）−相関、たたみ
込み、たたみ込み除去 −フィルタ動作 一一貫した積分 一等化 一リアルタイムのシミュレーションおよヒエミュレーシ
ョン 一直線予測符号化（ＬＰＣ）によるフィルタ動作および
合成。

【図面の簡単な説明】

第１図は本装置の一般構成図、第２図は処理装置の回路
を取り付けているカードの構成、およびそれらの接続モ
ードを表わす図、第６図は本発明に準拠するモジュール
の１つのブロック図、第４図は本発明のモードの１つで
可能な構成の一例を示す図、第５ａ図、第５ｂ図、第５
Ｃ図および第５ｄ図は第３図の構成で得られる４種類の
処理を示す図、第６図は本発明のモジュールの１つで作
られる別な構成の一例を示す図（この構成は波形発生器
に相当する）、第７図は前の図の構成によって得られる
４つの可能な機能を表す図、第８図は振幅変調を達成さ
せる第５図の構成から導かれるもう１つの構成を示す図
、第９図はシフト・レジスタを作動させるなおもう１つ
の構成を示す図、第１０図はアドレス・メモリの７構成
を示す図、第１１図はシステムのアドレス指定を示す３
つの図、第１２ａ図、第１２ｂ図および第１２０図はフ
ィルタを作動させる回路の応用例を示す図である。 符号の説明 １０−コンピュータ；２〇−入出力回路；３〇−人出力
制御回路；４０−コンピュータ結合回路；５０−バッフ
ァ・メモリ；６０−ディジタル信号処理素子；７〇−制
御回路；１２−大容量メモリ；１４−相互作用メモＩに
１０１．１０２・・・・・・−処理カード；１１５−演
算回路；１２〇−高速乗算器；１３０−シフト舎レジス
タ；　１４０−波形メモリ；１５０−アドレス可能デー
タ・メモリ；１６〇−順次作動アドレス−メモリ；１８
０−マイクロプログラム・メモリ 代理人　　浅　村　　　皓 外４名 ＦＩＧ、５α Ａｉｄ；ａｉｂｔ ＦＩＧ、５ｃ ＦＩＧ、４ ’ｉｄ　＝　ｃＬｔｆｂｔ ＦＩＧ、５ｄ ＦＩＧ、８ 尤　Ｆ　ＩＩＦ ＦＩＧ、９ η　Ｆ　ＡＦ ２Ａ１

Claims (1)

1. 【特許請求の範囲】 コンピュータ（１０）に結合するように設計されたディ
   ジタル・リアルタイム信号処理装置であって、この処理
   装置は入出力回路（２０）と、入出力制御回路（３０）
   と、コンピュータ結合回路（４０）と、バッファ・メモ
   リ（５０）と、ディジタル信号処理素子（６０）と、処
   理素子（６０）用の制御回路（７０）とを含み；この処
   理装置はディジタル信号処理素子（６０）が複数個の相
   互接続された処理モジュール（１０１，１０２゜１０３
   、・・・・・・）から構成され、各モジュールは演算装
   置（１１５）と、 高速乗算器（１２０）と、 シフト・レジスタ（１３０）と、 機能メモリ（１４０）と、 処理装置のいろいろな機能によって処理されるすべての
   データを含むアドレス可能データΦメモリ（１５０）と
   、 データＯメモリを走査させる順次作動アドレス・メモリ
   （１６０）と、 それぞれの構造次第で、おのおの、演算装置（１１０）
   、乗算器（１２０）、シフト・レジスタ（１３０）およ
   び波形メモリ（１４０）を相互接続し得る命令を含むマ
   イクロプログラム・メモリ（１８０）と、 から成ることを特徴とする前記ディジタル・リアルタイ
   ム信号処理装置。