JPS5989034A - 入力回路 - Google Patents
入力回路Info
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- JPS5989034A JPS5989034A JP57197467A JP19746782A JPS5989034A JP S5989034 A JPS5989034 A JP S5989034A JP 57197467 A JP57197467 A JP 57197467A JP 19746782 A JP19746782 A JP 19746782A JP S5989034 A JPS5989034 A JP S5989034A
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- Japan
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- transistor
- circuit
- collector
- npn
- current
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＩｔＬ回路に好適な入力回路に関する。
１”Ｌ （Ｉｎｔｇｒａｔｅｄ Ｉｎ、７ｔｃｔｉｏｎ
Ｌｏｇｉｃ ）回路は通常のバイポーラ半導体製造技
術で作るラテラルＰＮＰトランジスタを電流負荷素子と
し、かつコレクタ領域が共通のＮｐＮ ）ランジスタを
逆方向に作動させること（すなわち、エミッタ領域が共
通になる。）により実現したロジック回路である。した
がって通常のバイポーラＩｃ回路と１２Ｌ回路を同−Ｉ
Ｃチップ上に組込んでバイポーラ素子のアナログ機能と
Ｉ２Ｌのデジタル機能を組み合せた各種の応用ＩＣが製
造されている。
Ｌｏｇｉｃ ）回路は通常のバイポーラ半導体製造技
術で作るラテラルＰＮＰトランジスタを電流負荷素子と
し、かつコレクタ領域が共通のＮｐＮ ）ランジスタを
逆方向に作動させること（すなわち、エミッタ領域が共
通になる。）により実現したロジック回路である。した
がって通常のバイポーラＩｃ回路と１２Ｌ回路を同−Ｉ
Ｃチップ上に組込んでバイポーラ素子のアナログ機能と
Ｉ２Ｌのデジタル機能を組み合せた各種の応用ＩＣが製
造されている。
ところがＩ！Ｌ回路の動作入力電圧は約１Ｖ程度と低く
、アナログ回路と結合する場合にはインターフェイスと
しての入力回路を用いるのが一般的である。そこで従来
では第１図に示すようなアナログ回路からなる入力回路
が用いられている。図において、１は、インジェクタ用
のＰＮＰ ）ランシスタ９、駆動用逆ＩＶｐＮ ）ラン
ジスタ８および１０からなるＩ”Ｌ基本素子が設けられ
たＩ２Ｌ回路である。２はＮｐＮ ）ランジスタ３，４
ＰＮＰ ）ランジスタ５，６、抵抗７などからなるアナ
ログ入力回路である。このような構成において、アナロ
グ入力回路２のトランジスタ３，４カらなる差動増幅器
に入力信号ＶＩｐｔが与えられると、トランジスタ３が
ＯＦＦ、トランジスタ４がＯＮとなり、トランジスタ４
に流れた電流がダイオード接続となっているＰＮＰ ）
ランジスタ５にも流れる。さらにベースが接続されたＰ
ＮＰ ）ランジスタロにもカレントミラー作用により、
トランジスタ５に流れている電流とほぼ同じ値の電流が
流れ、Ｉリトランジスタ８のベース電流となり、トラン
ジスタ８をＯＮさせ、 Ｉ”Ｌ回路に“ＯＮ″信号を伝
送する。一方入カ信号Ｖｒｐｔの極性が反転すると、ト
ランジスタ３がＯＮ、 ４がＯＦＦとなり、ＰＮＰ
）ランジスタ５，６もＯＦＦとなり、Ｉ’Ｌ回路にＯＦ
Ｆ”信号を伝送する。ところが一般にｐＮＰ ）ランジ
スタはベース領域が長く注入された少数キャリヤの消滅
に時間がかかるため、’ＯＮ”から“ＯＦＦ”へのスイ
ッチング速度は遅いものとなっている。そのため第１図
の構成においても、入力信号ＶｔｙをＩ２Ｌ回路１の逆
トランジスタ８へ伝送する速度がｐＮＰ ） ９ンジス
タ６の”ＯＮ＠から＠ＯＦＦ”へのスイッチング速度に
より遅くなっている。
、アナログ回路と結合する場合にはインターフェイスと
しての入力回路を用いるのが一般的である。そこで従来
では第１図に示すようなアナログ回路からなる入力回路
が用いられている。図において、１は、インジェクタ用
のＰＮＰ ）ランシスタ９、駆動用逆ＩＶｐＮ ）ラン
ジスタ８および１０からなるＩ”Ｌ基本素子が設けられ
たＩ２Ｌ回路である。２はＮｐＮ ）ランジスタ３，４
ＰＮＰ ）ランジスタ５，６、抵抗７などからなるアナ
ログ入力回路である。このような構成において、アナロ
グ入力回路２のトランジスタ３，４カらなる差動増幅器
に入力信号ＶＩｐｔが与えられると、トランジスタ３が
ＯＦＦ、トランジスタ４がＯＮとなり、トランジスタ４
に流れた電流がダイオード接続となっているＰＮＰ ）
ランジスタ５にも流れる。さらにベースが接続されたＰ
ＮＰ ）ランジスタロにもカレントミラー作用により、
トランジスタ５に流れている電流とほぼ同じ値の電流が
流れ、Ｉリトランジスタ８のベース電流となり、トラン
ジスタ８をＯＮさせ、 Ｉ”Ｌ回路に“ＯＮ″信号を伝
送する。一方入カ信号Ｖｒｐｔの極性が反転すると、ト
ランジスタ３がＯＮ、 ４がＯＦＦとなり、ＰＮＰ
）ランジスタ５，６もＯＦＦとなり、Ｉ’Ｌ回路にＯＦ
Ｆ”信号を伝送する。ところが一般にｐＮＰ ）ランジ
スタはベース領域が長く注入された少数キャリヤの消滅
に時間がかかるため、’ＯＮ”から“ＯＦＦ”へのスイ
ッチング速度は遅いものとなっている。そのため第１図
の構成においても、入力信号ＶｔｙをＩ２Ｌ回路１の逆
トランジスタ８へ伝送する速度がｐＮＰ ） ９ンジス
タ６の”ＯＮ＠から＠ＯＦＦ”へのスイッチング速度に
より遅くなっている。
また、従来の入力回路はＩ”Ｌ逆トランジスタ８のベー
ス・エミ、り間容量にある、”ＯＩＶ”時の電荷を抵抗
７を介して“ＯＦＦ”時に放電するため、”ＯＮ”から
“ＯＦＦ”のスイッチング速度はさらに遅くなる欠点を
有している。
ス・エミ、り間容量にある、”ＯＩＶ”時の電荷を抵抗
７を介して“ＯＦＦ”時に放電するため、”ＯＮ”から
“ＯＦＦ”のスイッチング速度はさらに遅くなる欠点を
有している。
本発明の目的は上記従来技術の欠点をなくしたアナログ
回路とＩ”Ｌ回路とを高速度で結合す８、入力回路を提
供することにある。
回路とＩ”Ｌ回路とを高速度で結合す８、入力回路を提
供することにある。
本発明の特徴は入力回路として、スイッチング速度が遅
いＰＮＰ ）ランジスタを差動的に動作サセ、かつ１２
Ｌ逆トランジスタのベース・エミッタ間容量の電荷を引
き抜＜ＩＶＰＮ）ランジスタを設けることにより、アナ
ログ回路から１！Ｌ回路への伝送速度を速くしたことに
ある。
いＰＮＰ ）ランジスタを差動的に動作サセ、かつ１２
Ｌ逆トランジスタのベース・エミッタ間容量の電荷を引
き抜＜ＩＶＰＮ）ランジスタを設けることにより、アナ
ログ回路から１！Ｌ回路への伝送速度を速くしたことに
ある。
以下、本発明の一実施例を第２図により説明する。第２
図において１１．１２は差動増幅器を構成するＰＮＰ
）ランジスタ、１３．１４はＮＰＮ ）ランジスタでト
ランジスタ１１の電流をカレントミラー作用によりトラ
ンジスタ１化流す。トランジスタ１４のコレクタはトラ
ンジスタ１２σ）コレクタと接続され、さらにＩ”Ｌ回
路の逆トランジスタ８０ベースと接続されている。
図において１１．１２は差動増幅器を構成するＰＮＰ
）ランジスタ、１３．１４はＮＰＮ ）ランジスタでト
ランジスタ１１の電流をカレントミラー作用によりトラ
ンジスタ１化流す。トランジスタ１４のコレクタはトラ
ンジスタ１２σ）コレクタと接続され、さらにＩ”Ｌ回
路の逆トランジスタ８０ベースと接続されている。
上記の構成にお℃・て、信号Ｖｚｘが入力され、トラン
ジスタ１１がＯＦＦ 、 ｔ２がＯＮとなると、夕・イ
オード接続のトランジスタ１３もＯＦＦ、トランジスタ
１４もＯＦＦとなり、トランジスタ１２の電流は全て、
ＩｔＬ回路のトランジスタ８のベース電流となり、”Ｏ
Ｎ”を伝送する。一方逆極性の信号Ｖｒｐｔが入力され
、トランジスタ１１がＯＮ 、 １２カーＯＦＦとなる
と、トランジスタ１１の電流がトランジスタ１３に流れ
、はぼその値に等しい電流をトランジスタ１４へ流そう
と、カレントミラー作用が働く。その結果、Ｐ７ｖＰ
）ランジスタ１２の電流が完全ＫＯＦＦとならずに、少
し流れて、トランジスタ８０ペース電流となり、信号は
ＯＦＦでもまだトランジスタ８をＯＮの状態に続けよう
としても、上記ＰＩＶＰ ）ランジスタ１２の電流を強
制的にトランジスタ１４へ吸込むため、トランジスタ８
０ペース電流はなくなり、トランジスタ８は直ちにＯＦ
Ｆとなり、高速で°ＯＦＦ′信号の伝送が行なえる。ま
た、ＩｔＬ逆トランジスタ８のベース・エミッタ間容量
の電荷も同様のカレントミラー作用により、トランジス
タ１４へ吸込まｆするため、高速でトランジスタ８をＯ
ＦＦすることとなる。
ジスタ１１がＯＦＦ 、 ｔ２がＯＮとなると、夕・イ
オード接続のトランジスタ１３もＯＦＦ、トランジスタ
１４もＯＦＦとなり、トランジスタ１２の電流は全て、
ＩｔＬ回路のトランジスタ８のベース電流となり、”Ｏ
Ｎ”を伝送する。一方逆極性の信号Ｖｒｐｔが入力され
、トランジスタ１１がＯＮ 、 １２カーＯＦＦとなる
と、トランジスタ１１の電流がトランジスタ１３に流れ
、はぼその値に等しい電流をトランジスタ１４へ流そう
と、カレントミラー作用が働く。その結果、Ｐ７ｖＰ
）ランジスタ１２の電流が完全ＫＯＦＦとならずに、少
し流れて、トランジスタ８０ペース電流となり、信号は
ＯＦＦでもまだトランジスタ８をＯＮの状態に続けよう
としても、上記ＰＩＶＰ ）ランジスタ１２の電流を強
制的にトランジスタ１４へ吸込むため、トランジスタ８
０ペース電流はなくなり、トランジスタ８は直ちにＯＦ
Ｆとなり、高速で°ＯＦＦ′信号の伝送が行なえる。ま
た、ＩｔＬ逆トランジスタ８のベース・エミッタ間容量
の電荷も同様のカレントミラー作用により、トランジス
タ１４へ吸込まｆするため、高速でトランジスタ８をＯ
ＦＦすることとなる。
上記したように、本発明によれば、入力信号忙応じて差
動的ＫＰＩＶＰトランジスタの電流をＯＮ、ＯＦＦシ、
’ｆ：ｆ）１を流ヲＯＮ時ハ直−１ｔ−Ｋ、０ＦＩＰ時
は１ｖＰＮトランジスタのカレントミラー作用にヨリ、
Ｉ”１回路の逆ＮＰＮ ）ランジスタのベースに流すこ
とで、高速に入力信号の。＃ 、 ＯＦＦをＩＬＬ回路
へ伝送することができる。
動的ＫＰＩＶＰトランジスタの電流をＯＮ、ＯＦＦシ、
’ｆ：ｆ）１を流ヲＯＮ時ハ直−１ｔ−Ｋ、０ＦＩＰ時
は１ｖＰＮトランジスタのカレントミラー作用にヨリ、
Ｉ”１回路の逆ＮＰＮ ）ランジスタのベースに流すこ
とで、高速に入力信号の。＃ 、 ＯＦＦをＩＬＬ回路
へ伝送することができる。
第６図は本発明の他の実施例を示すものであり、第２図
と同じ要素には同じ符号を付しである。この実施例では
第２図のカレントミラーな構成するＮＰＮ ）ランジス
タ１３．１４をＩ”１回路の逆ＮＰＮトランジスタ１５
．１６で構成したものである。本実施例でも前記第２図
の実施例と同様の高速度スイッチングの効果があること
は自明である。さらに本実施例では、トランジスタ１５
゜１６をＩ”１回路の逆ＮＰＮ ）ランジスタで構成し
ているため、逆トランジスタ８とエミッタ領域（順方向
トランジスタのコレクタ領域）が共通となる牛導体判造
上の構造とすることができるので、半導体の高集積化も
可能となる。
と同じ要素には同じ符号を付しである。この実施例では
第２図のカレントミラーな構成するＮＰＮ ）ランジス
タ１３．１４をＩ”１回路の逆ＮＰＮトランジスタ１５
．１６で構成したものである。本実施例でも前記第２図
の実施例と同様の高速度スイッチングの効果があること
は自明である。さらに本実施例では、トランジスタ１５
゜１６をＩ”１回路の逆ＮＰＮ ）ランジスタで構成し
ているため、逆トランジスタ８とエミッタ領域（順方向
トランジスタのコレクタ領域）が共通となる牛導体判造
上の構造とすることができるので、半導体の高集積化も
可能となる。
第４図は本発−明のさらに他の実施例を示すものであり
、第３図と同じ要素には同じ符号を付しである。この実
施例では第３図のカレントミラーな構成するＩ”１回路
の逆ＮｐＮ ）−ｙンジスタ１５、Ｉｓを、ＩＬＬ回路
のマルチコレクタ逆ＡＩ／）Ａ＋）ランジスタ１７で構
成したものである。トランジスタ１７の１つのコレクタ
をベースと接続し、他のコレクタを次段の１２Ｌ回路の
逆トランジスタ８のベースと、アナログ回路のＰＮＰ
）ランジスタ１２のコレクタと接続しである。本実施例
においても、トランジスタ１１に流れた電流がトランジ
スタ１７０ベースと接続したコレクタに流れ、マルチコ
レクタの作用により他のコレクタにも前記コレクタと同
等の電流を流そうとする。
、第３図と同じ要素には同じ符号を付しである。この実
施例では第３図のカレントミラーな構成するＩ”１回路
の逆ＮｐＮ ）−ｙンジスタ１５、Ｉｓを、ＩＬＬ回路
のマルチコレクタ逆ＡＩ／）Ａ＋）ランジスタ１７で構
成したものである。トランジスタ１７の１つのコレクタ
をベースと接続し、他のコレクタを次段の１２Ｌ回路の
逆トランジスタ８のベースと、アナログ回路のＰＮＰ
）ランジスタ１２のコレクタと接続しである。本実施例
においても、トランジスタ１１に流れた電流がトランジ
スタ１７０ベースと接続したコレクタに流れ、マルチコ
レクタの作用により他のコレクタにも前記コレクタと同
等の電流を流そうとする。
つまりカレントミラー作用を生ずる。その結果、本実施
例も第２図、第３図と同様の高速度スイッチングの効果
があることは明白である。
例も第２図、第３図と同様の高速度スイッチングの効果
があることは明白である。
また、ＮｐＮ ）ランラスタ２個で構成したカレントミ
ラー回路をＩす回路のマルチコレクタトランジスタ１ケ
で構成できるため、より半導体を高集積化できる利点も
ある。
ラー回路をＩす回路のマルチコレクタトランジスタ１ケ
で構成できるため、より半導体を高集積化できる利点も
ある。
第５図は本発明のもう１つの他の実施例を示すものであ
り、第２図と同じ要素には同じ符号を付しである。第５
図において、２６．２７はバイアス電圧用電源、２０．
２１は定電流動作のＰＩＶＰ ）ランジスタ、２２．２
３はトランジスタ２０．２１の電流をカレントミラーＮ
ｐＮ ）ランジスタ１３．１４へ流すＰＮＰ ）ランジ
スタでベース接地動作となっている。１８．１９は入力
信号Ｖｘｐｔにより、動作する差動対ＮｐＮトランジス
タで、それぞれトランジスタ２０ 、２１の電流を吸込
む。２４．２５はトランジスｌ；１１８，１９の飽和防
止用ダイオードである。
り、第２図と同じ要素には同じ符号を付しである。第５
図において、２６．２７はバイアス電圧用電源、２０．
２１は定電流動作のＰＩＶＰ ）ランジスタ、２２．２
３はトランジスタ２０．２１の電流をカレントミラーＮ
ｐＮ ）ランジスタ１３．１４へ流すＰＮＰ ）ランジ
スタでベース接地動作となっている。１８．１９は入力
信号Ｖｘｐｔにより、動作する差動対ＮｐＮトランジス
タで、それぞれトランジスタ２０ 、２１の電流を吸込
む。２４．２５はトランジスｌ；１１８，１９の飽和防
止用ダイオードである。
上記構成において、入力信号ＶＩＮが加わり、トランジ
スタ１８がＯＮ、１９がＯＦＦとなると、トランジスタ
２０の電流は全てトランジスタ１８へ流れトランジスタ
２２はＯＦＦとなり、トランジスタ１３゜１４もＯＦＦ
となる。一方トランジスタ２１の電流はトランジスタ１
９がＯＦＦのため、トランジスタ２３を流れ、Ｉ”１回
路のトランジスタ８をＯＮする。また入力信号Ｖｚｙの
逆極性が入力されると、トランジスタ１８がＯＦＦ、
Ｈ’がＯＮとなり１、前記とは逆にトランジスタ１４
がＯＮとなり、１１１回路のトランジスタ８をＯＦＦす
る。このように本実施においても入力信号に応じて差動
的にＵＩＶ 、 ＯＦＦするＰＮＰ トランジスタ２２
．２３を介してＯＮ 、 ＯＦＦ信号を高速にＩ”１回
路へ伝送することができる。また本実施例ではＰＮＰ
）ランジスタ２２．２３をベース接地形で使用している
ため、第２図の実施例のトランジスタ１１．１２のエミ
ッタ接地形に比べ、より高速で動作させることができる
利点も有し℃いる。
スタ１８がＯＮ、１９がＯＦＦとなると、トランジスタ
２０の電流は全てトランジスタ１８へ流れトランジスタ
２２はＯＦＦとなり、トランジスタ１３゜１４もＯＦＦ
となる。一方トランジスタ２１の電流はトランジスタ１
９がＯＦＦのため、トランジスタ２３を流れ、Ｉ”１回
路のトランジスタ８をＯＮする。また入力信号Ｖｚｙの
逆極性が入力されると、トランジスタ１８がＯＦＦ、
Ｈ’がＯＮとなり１、前記とは逆にトランジスタ１４
がＯＮとなり、１１１回路のトランジスタ８をＯＦＦす
る。このように本実施においても入力信号に応じて差動
的にＵＩＶ 、 ＯＦＦするＰＮＰ トランジスタ２２
．２３を介してＯＮ 、 ＯＦＦ信号を高速にＩ”１回
路へ伝送することができる。また本実施例ではＰＮＰ
）ランジスタ２２．２３をベース接地形で使用している
ため、第２図の実施例のトランジスタ１１．１２のエミ
ッタ接地形に比べ、より高速で動作させることができる
利点も有し℃いる。
また第５図の実施例のカレントミラｍｍＮＰＮトランジ
スタ１３．１４を第３図の実施例のトランジスタ１５．
１６および第４図の実施例のトランジスタ１７とするも
同様の効果があることは自明である。
スタ１３．１４を第３図の実施例のトランジスタ１５．
１６および第４図の実施例のトランジスタ１７とするも
同様の効果があることは自明である。
以上説明したように本発明によれば、伝送速度が速く、
半導体の高集積化が可能な、１２Ｌ回路の入力回路を提
供できる。
半導体の高集積化が可能な、１２Ｌ回路の入力回路を提
供できる。
第１図は従来の入力回路の構成図、第２図は本発明の一
実施例の構成図、第３図は本発明の他の実施例の構成図
、第４図は本発明のさらに他の実施例の構成図、第５図
は本発明のもう一つの他の実施例の構成図である。 ３．４．ｔ３，１４．１８．１９ ・・・・・−四一・
・ＮＰＮ ）ランジスタ５．６，１１，１２，２０，２
１，２２，２ｇ・・・７）＃、／） ）ランジスタ８．
１５．１６・・・・・曲・叩・・・・・・−・・・叩・
・・・・・・逆ＮＰＮトランジスタ １７・・曲・・・・・・・・・・・・・・・・・・・・
・・・・・・開−・曲・・・マルチコレクタ逆ＮｐＮ
）ランジスタ ４１図 ！ 牙２図
実施例の構成図、第３図は本発明の他の実施例の構成図
、第４図は本発明のさらに他の実施例の構成図、第５図
は本発明のもう一つの他の実施例の構成図である。 ３．４．ｔ３，１４．１８．１９ ・・・・・−四一・
・ＮＰＮ ）ランジスタ５．６，１１，１２，２０，２
１，２２，２ｇ・・・７）＃、／） ）ランジスタ８．
１５．１６・・・・・曲・叩・・・・・・−・・・叩・
・・・・・・逆ＮＰＮトランジスタ １７・・曲・・・・・・・・・・・・・・・・・・・・
・・・・・・開−・曲・・・マルチコレクタ逆ＮｐＮ
）ランジスタ ４１図 ！ 牙２図
Claims (1)
- 【特許請求の範囲】 １、 入力信号に応じて差動的ＫＯＮ−ＯＦＦする第１
０ＰＩＶＰ ）ランジスタと第２のＰＮＰ ）ランジス
タと、ペース・コレクタが接続され、その接続点が前記
第１のｐｎｐ ）ランジスタのコレクタＫｆｇ続された
第１のＮｐＮ ）ランジスタとペース 前記第１ＯＮｐ
Ｎ ）ランジスタの上記ペース・コレクタ接続点に接続
され、コレクタが前記第２のＰＮＰ ）ランジスタのコ
レクタに接続された第２のＮＰＮ ）ランジスタとを有
し、前記第２０ＰＩＶＰ ）ランジスタのコレクタが、
ＩｔＬ回路の駆動用ＮＰＮ ）ランジスタのペースに接
続されることを特徴とする入力回路。 ２、 前記第１のＮＰＮ ）ランジスタと第２ＯＮＰＮ
トランジスタをＩｔＬ回路の逆ＮｐＮ ）ランジスタで
構成したことを特徴とする特許請求の範囲第１項記載の
入力回路。 ３、 前記第１のＮｐＮ ）ランジスタと第２ＯＮＰＮ
トランジスタをＩｔＬ回路のマルチコレクタ逆７ｖＰＮ
トランジスタで構成したことを特徴とする特許請求の範
囲第１項記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197467A JPS5989034A (ja) | 1982-11-12 | 1982-11-12 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197467A JPS5989034A (ja) | 1982-11-12 | 1982-11-12 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5989034A true JPS5989034A (ja) | 1984-05-23 |
Family
ID=16374973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197467A Pending JPS5989034A (ja) | 1982-11-12 | 1982-11-12 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5989034A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342446U (ja) * | 1976-09-16 | 1978-04-12 | ||
| JPS54114986A (en) * | 1978-02-14 | 1979-09-07 | Motorola Inc | Differential singleeended converter circuit using reverse transistor |
| JPS56144638A (en) * | 1980-04-13 | 1981-11-11 | Matsushita Electric Ind Co Ltd | Interface circuit |
-
1982
- 1982-11-12 JP JP57197467A patent/JPS5989034A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342446U (ja) * | 1976-09-16 | 1978-04-12 | ||
| JPS54114986A (en) * | 1978-02-14 | 1979-09-07 | Motorola Inc | Differential singleeended converter circuit using reverse transistor |
| JPS56144638A (en) * | 1980-04-13 | 1981-11-11 | Matsushita Electric Ind Co Ltd | Interface circuit |
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