JPS5989050A - フレ−ム同期引込み方式 - Google Patents
フレ−ム同期引込み方式Info
- Publication number
- JPS5989050A JPS5989050A JP57199275A JP19927582A JPS5989050A JP S5989050 A JPS5989050 A JP S5989050A JP 57199275 A JP57199275 A JP 57199275A JP 19927582 A JP19927582 A JP 19927582A JP S5989050 A JPS5989050 A JP S5989050A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- bit
- frame
- pull
- frame synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明はＰＣＭ端局装置のフレーム同期はずれの時、同
期引込み時間の短縮及び擬似同期引込みが防止出来るフ
レーム同期引込み方式に関する。
期引込み時間の短縮及び擬似同期引込みが防止出来るフ
レーム同期引込み方式に関する。
（ｂ）従来技術と問題点
第１図〜第４図を用いてフレーム同期引込み方式を説明
する。
する。
第１図はＰＣＭ端局装置の概念図、第２図は従来例の信
号のフレーム構成図、第３図は従来例の送信側のフレー
ム同期ビット挿入回路のブロック図、第４図は従来例の
受信側のフレーム同期検出回路のブロック図でデータ領
域が６ビットの場合である。
号のフレーム構成図、第３図は従来例の送信側のフレー
ム同期ビット挿入回路のブロック図、第４図は従来例の
受信側のフレーム同期検出回路のブロック図でデータ領
域が６ビットの場合である。
図中、１，２は端局装置、３，４は伝送路、５，５′，
５″，５′″はフレーム同期ビット領域、６，６′，６
″，６′″はデータ領域、７はフレーム同期ビットパタ
ーン発生器、８，８′，８″，８′″は１ビットのシフ
トレジスタ、９，９′，９″は６ビットのシフトレジス
タで１ビットのシフトレジスタ８，８′，８″と共に１
フレ一ム分となっている。１０はノット回路、１１はア
ンド回路、ＳＷ１はスイッチを示す。
５″，５′″はフレーム同期ビット領域、６，６′，６
″，６′″はデータ領域、７はフレーム同期ビットパタ
ーン発生器、８，８′，８″，８′″は１ビットのシフ
トレジスタ、９，９′，９″は６ビットのシフトレジス
タで１ビットのシフトレジスタ８，８′，８″と共に１
フレ一ム分となっている。１０はノット回路、１１はア
ンド回路、ＳＷ１はスイッチを示す。
従来データのフレーム構成は第２図の如く各フレームの
最初にあるフレーム同期ビット領域５，５′，５″，５
′″とデータ領域６，６′，６″，６′″よりなってお
り、例えばフレーム同期ビット領域５，５′，５″，５
′″を各々“１”“０”“１”“１”の如く構成し、第
１図の端局装置１の送信部よりデータを受信し端局装置
２の受信部ではこのフレーム同期ビットを検出すること
で同期引込みを行っている。フレーム同期ビット領域５
，５′，５″，５′″に上記のフレーム同期ピット“１
”“０”“１”“１”を挿入するのは、第３図において
例えばデータ領域を６ビットとすれば１ビットの７倍の
同期制御信号でデータがフレーム同期ビット領域５，５
′，５″，５′″となった時スイッチＳＷ１を、フレー
ム同期ビット“１”“０”“１”“１”を順次発生する
フレーム同期ビットパターン発生器７側に接続するよう
制御し、順次“１”“０”“１”“１”をフレーム同期
ビット領域５，５′，５″，５′″に挿入する。勿論デ
ータがデータ領域６，６′，６″，６′″の時はスイッ
チＳＷ１はデータ側に接続されている。受信側でフレー
ム同期ビットを検出するのは第４図において、受信デー
タ列をシフトレジスタに順次送り込み１ビットのシフト
レジスタ８，８′，８″，８′″の位置にフレーム同期
ビットである“１”“０”“１”“１”がくれば、アン
ド回路１１の出力が“１”レベルとなり、フレーム同期
ビットを検出できる。しかし、この方式ではデータ領域
６，６′，６″，６′″の中に１フレームの間隔で“１
”“０”“１”“１”の符号が存在すると、同期引込み
過程において擬似同期引込みを行う可能性が大きい。こ
のため従来はこれを防ぐために、以後のデータ列の数フ
レーム間フレーム同期ビットの監視を行い“１”“０”
“１”“１”の符号が次々と１フレ一ム間隔で検出出来
ることを確認して同期引込み状態とするので時間がかか
る欠点がある。
最初にあるフレーム同期ビット領域５，５′，５″，５
′″とデータ領域６，６′，６″，６′″よりなってお
り、例えばフレーム同期ビット領域５，５′，５″，５
′″を各々“１”“０”“１”“１”の如く構成し、第
１図の端局装置１の送信部よりデータを受信し端局装置
２の受信部ではこのフレーム同期ビットを検出すること
で同期引込みを行っている。フレーム同期ビット領域５
，５′，５″，５′″に上記のフレーム同期ピット“１
”“０”“１”“１”を挿入するのは、第３図において
例えばデータ領域を６ビットとすれば１ビットの７倍の
同期制御信号でデータがフレーム同期ビット領域５，５
′，５″，５′″となった時スイッチＳＷ１を、フレー
ム同期ビット“１”“０”“１”“１”を順次発生する
フレーム同期ビットパターン発生器７側に接続するよう
制御し、順次“１”“０”“１”“１”をフレーム同期
ビット領域５，５′，５″，５′″に挿入する。勿論デ
ータがデータ領域６，６′，６″，６′″の時はスイッ
チＳＷ１はデータ側に接続されている。受信側でフレー
ム同期ビットを検出するのは第４図において、受信デー
タ列をシフトレジスタに順次送り込み１ビットのシフト
レジスタ８，８′，８″，８′″の位置にフレーム同期
ビットである“１”“０”“１”“１”がくれば、アン
ド回路１１の出力が“１”レベルとなり、フレーム同期
ビットを検出できる。しかし、この方式ではデータ領域
６，６′，６″，６′″の中に１フレームの間隔で“１
”“０”“１”“１”の符号が存在すると、同期引込み
過程において擬似同期引込みを行う可能性が大きい。こ
のため従来はこれを防ぐために、以後のデータ列の数フ
レーム間フレーム同期ビットの監視を行い“１”“０”
“１”“１”の符号が次々と１フレ一ム間隔で検出出来
ることを確認して同期引込み状態とするので時間がかか
る欠点がある。
尚、第１図で同期はずれを例えば端局装置２の受信部が
検出すると、送信部、伝送路４を介し端局装置１に同期
がはずれているとの信号を同期引込み状態になる迄送信
し続ける。これによって其の間端局装置１より送出する
データは端局装置２では正しく受信出来ないことが判る
。
検出すると、送信部、伝送路４を介し端局装置１に同期
がはずれているとの信号を同期引込み状態になる迄送信
し続ける。これによって其の間端局装置１より送出する
データは端局装置２では正しく受信出来ないことが判る
。
（ｅ）発明の目的
本発明の目的はかかる従来のフレーム同期引込みの欠点
を除去し、フレーム同期はずれ時の同期引込み時間の短
縮及び擬似同期引込みを防止出来るフレーム同期引込み
方式の提供にある。
を除去し、フレーム同期はずれ時の同期引込み時間の短
縮及び擬似同期引込みを防止出来るフレーム同期引込み
方式の提供にある。
（ｄ）発明の構成
本発明は上記の目的を達成するために、受信側の装置が
同期はずれを検出し、送信側の装置に同期がはずれたと
の信号を送出している時該送信側の装置は、該受信側か
らの同期はずれ信号を受信中送信データのフレーム構成
のフレーム同期ビット挿入位置以外の場所にも予め定め
てある構成の符号列を挿入して送出することとし、該受
信側の装置では新しく挿入された符号列をも同期ビット
として同期引込みを行い、同期引込み後は該送信側の装
置は元のフレーム同期ビット構成に切替えると共に該受
信側の装置は元のフレーム同期ビットのみによる同期ビ
ット監視とすることを特徴とする。
同期はずれを検出し、送信側の装置に同期がはずれたと
の信号を送出している時該送信側の装置は、該受信側か
らの同期はずれ信号を受信中送信データのフレーム構成
のフレーム同期ビット挿入位置以外の場所にも予め定め
てある構成の符号列を挿入して送出することとし、該受
信側の装置では新しく挿入された符号列をも同期ビット
として同期引込みを行い、同期引込み後は該送信側の装
置は元のフレーム同期ビット構成に切替えると共に該受
信側の装置は元のフレーム同期ビットのみによる同期ビ
ット監視とすることを特徴とする。
（ｅ）発明の実施例
以下、本発明の一実施例につき図に従って説明する。第
５図は本発明の実施例のフレーム構成図、第６図は本発
明の実施例の送信側のフレーム同期ビット及び符号列挿
入回路のブロック図、第７図は本発明の実施例の受信側
のフレーム同期検出回路のブロック図でデータ領域が６
ビットの場合である。
５図は本発明の実施例のフレーム構成図、第６図は本発
明の実施例の送信側のフレーム同期ビット及び符号列挿
入回路のブロック図、第７図は本発明の実施例の受信側
のフレーム同期検出回路のブロック図でデータ領域が６
ビットの場合である。
図中、第２図〜第４図と同一機能のものは同一記号で示
す。１２，１２′，１２″，１２′″はデータ領域で１
２，１２′には予め定めてある符号列を挿入した場合を
示している。１３は同期はずれ時の制御信号発生部、１
４は符号列発生器、１５，１５′は６ビットのシフトレ
ジスタ、１６〜２１はノット回路、２２〜２４はアンド
回路、ＳＷ２〜ＳＷ４，Ｓ１，Ｓ２はスイッチ、Ｒ１，
Ｒ２は抵抗を示す。
す。１２，１２′，１２″，１２′″はデータ領域で１
２，１２′には予め定めてある符号列を挿入した場合を
示している。１３は同期はずれ時の制御信号発生部、１
４は符号列発生器、１５，１５′は６ビットのシフトレ
ジスタ、１６〜２１はノット回路、２２〜２４はアンド
回路、ＳＷ２〜ＳＷ４，Ｓ１，Ｓ２はスイッチ、Ｒ１，
Ｒ２は抵抗を示す。
本発明の場合は同期がはずれたとの信号を例えば第１図
の端局装置１の受信部が受信中は、データ領域には予め
定めてある符号列、例えば“１”“１”“０”“０”“
１”“０”をデータと切替え送信部が送信する。第５図
は一例として、データ領域１２，１２′，１２″，１２
′″を６ビットとし、データ領域１２，１２′の６ビッ
トに“１”“１”“０”“０”“１”“０”を挿入した
場合を示している。この送信部での予め定めてある符号
列の挿入方法を第６図にて説明する。同期がはずれた旨
を示す制御信号により、スイッチＳＷ２は実線側に切替
えられ、同期はずれ時制御信号発生部１３よりの制御信
号によりスイッチＳＷ３を接とすると共にデータのフレ
ーム構成中に、フレーム同期ビットパターン発生器７よ
りのフレーム同期ビット及び符号列発生器１４よりの予
め定めてある符号列（例えば“１”“１”“０”“０”
“１”“０”を挿入する間はスイッチＳＷ４を実線側に
切替える。このようにすることにより同期がはずれたと
の信号受信中は第５図のフレーム構成例に示す如く、フ
レーム同期ビットの他にデータ領域１２，１２′に例え
ば“１”“１”“０”“０”“１”“０”を挿入するこ
とが出来る。勿論同期がはずれたとの信号がなくなれば
スイッチＳＷ２は点線側に切替えられ、又スイッチＳＷ
３も開となり第３図の場合と同様に１ビットの７倍の同
期時の制御信号にてスイッチＳＷ４を制御してフレーム
同期ビットパターン発生器７よりのフレーム同期ビット
を第５図のフレーム同期ビット領域５，５′５″，５′
″に挿入する。第５図に示すフレーム構成となったデー
タ列を第１図の端局装置１の送信部が送信すると端局装
置２の受信部では、フレーム同期ビットの監視を従来の
フレーム同期ビットと“１”“１”“０”“０”“１”
“０”を含めたものに切替える。この方法について、第
７図を用いて説明する。
の端局装置１の受信部が受信中は、データ領域には予め
定めてある符号列、例えば“１”“１”“０”“０”“
１”“０”をデータと切替え送信部が送信する。第５図
は一例として、データ領域１２，１２′，１２″，１２
′″を６ビットとし、データ領域１２，１２′の６ビッ
トに“１”“１”“０”“０”“１”“０”を挿入した
場合を示している。この送信部での予め定めてある符号
列の挿入方法を第６図にて説明する。同期がはずれた旨
を示す制御信号により、スイッチＳＷ２は実線側に切替
えられ、同期はずれ時制御信号発生部１３よりの制御信
号によりスイッチＳＷ３を接とすると共にデータのフレ
ーム構成中に、フレーム同期ビットパターン発生器７よ
りのフレーム同期ビット及び符号列発生器１４よりの予
め定めてある符号列（例えば“１”“１”“０”“０”
“１”“０”を挿入する間はスイッチＳＷ４を実線側に
切替える。このようにすることにより同期がはずれたと
の信号受信中は第５図のフレーム構成例に示す如く、フ
レーム同期ビットの他にデータ領域１２，１２′に例え
ば“１”“１”“０”“０”“１”“０”を挿入するこ
とが出来る。勿論同期がはずれたとの信号がなくなれば
スイッチＳＷ２は点線側に切替えられ、又スイッチＳＷ
３も開となり第３図の場合と同様に１ビットの７倍の同
期時の制御信号にてスイッチＳＷ４を制御してフレーム
同期ビットパターン発生器７よりのフレーム同期ビット
を第５図のフレーム同期ビット領域５，５′５″，５′
″に挿入する。第５図に示すフレーム構成となったデー
タ列を第１図の端局装置１の送信部が送信すると端局装
置２の受信部では、フレーム同期ビットの監視を従来の
フレーム同期ビットと“１”“１”“０”“０”“１”
“０”を含めたものに切替える。この方法について、第
７図を用いて説明する。
第７図で第４図と異なる点は、蕗４図の６ビノトシフト
レジスタ９，９′の端子に“１”“１”“０”“０”“
１”“０”がきた時アンド回路２２，２３の出力が“１
”レベルとなるようノット回路１６〜２１を設けてある
シフトレジスタ１５，１５′とした点及びアンド回路２
２，２３を設は其の出力に同期がはずれたとの信号を例
えば端局装置２が送信中は端局装置２の受信部のフレー
ム同期検出回路では接とするスイッチＳ１，Ｓ２を設け
た点及びアンド回路２２，２３の出力をスイッチＳ１，
Ｓ２を介して入力する端子をフレーム同期信号検出用の
端子以外に持ったアンド回路２４を持っている点である
。第７図のフレーム検出回路で同期がはずれたとの信号
を送信部が送信中フレーム同期をとるのは（スイッチＳ
１，Ｓ２は接となっている）受信データ列をシフトレジ
スタに順次送り込み１ビットのシフトレジスタ８，８′
，８″，８′″にフレーム同期ビットである“１”“０
”“１”“１”が入力し、又６ビットのシフトレジスタ
１５，１５′に“１”“１”“０”“０”“１”“０”
がくればアンド回路２２，２３の出力は“１”レベルと
なり、又アンド回路２４の出力も“１”レベルとなるの
で同期状態となったことが判る。この場合は同期引込み
過程において、データ領域１２，１２′には予め定めた
符号列が入っているので擬似同期引込みを起こすことが
ないので、１回同期状態となれば同期引込み状態とする
ことが出来るので同期引込み時間が早くなる。同期引込
状態となると第１図の端局装置２の送信部は同期がはず
れたとの信号を送出しなくなるので、第１図の端局装置
１の送信部では先に説明せる如く元のフレーム同期ビッ
ト構成に切替え、第１図の端局装置２の受信部の第７図
に示すフレーム同期検出回路ではスイッチＳ１，Ｓ２は
開とされ、スイッチＳ１，Ｓ２のアンド回路２４側は＋
５Ｖの電源より抵抗Ｒ１，Ｒ２を介して“１”レベルが
常に供給されることとなり、第４図と同じフレーム同期
検出回路となり、元のフレーム同期ビットによる同期ビ
ット監視を行うこととなる。
レジスタ９，９′の端子に“１”“１”“０”“０”“
１”“０”がきた時アンド回路２２，２３の出力が“１
”レベルとなるようノット回路１６〜２１を設けてある
シフトレジスタ１５，１５′とした点及びアンド回路２
２，２３を設は其の出力に同期がはずれたとの信号を例
えば端局装置２が送信中は端局装置２の受信部のフレー
ム同期検出回路では接とするスイッチＳ１，Ｓ２を設け
た点及びアンド回路２２，２３の出力をスイッチＳ１，
Ｓ２を介して入力する端子をフレーム同期信号検出用の
端子以外に持ったアンド回路２４を持っている点である
。第７図のフレーム検出回路で同期がはずれたとの信号
を送信部が送信中フレーム同期をとるのは（スイッチＳ
１，Ｓ２は接となっている）受信データ列をシフトレジ
スタに順次送り込み１ビットのシフトレジスタ８，８′
，８″，８′″にフレーム同期ビットである“１”“０
”“１”“１”が入力し、又６ビットのシフトレジスタ
１５，１５′に“１”“１”“０”“０”“１”“０”
がくればアンド回路２２，２３の出力は“１”レベルと
なり、又アンド回路２４の出力も“１”レベルとなるの
で同期状態となったことが判る。この場合は同期引込み
過程において、データ領域１２，１２′には予め定めた
符号列が入っているので擬似同期引込みを起こすことが
ないので、１回同期状態となれば同期引込み状態とする
ことが出来るので同期引込み時間が早くなる。同期引込
状態となると第１図の端局装置２の送信部は同期がはず
れたとの信号を送出しなくなるので、第１図の端局装置
１の送信部では先に説明せる如く元のフレーム同期ビッ
ト構成に切替え、第１図の端局装置２の受信部の第７図
に示すフレーム同期検出回路ではスイッチＳ１，Ｓ２は
開とされ、スイッチＳ１，Ｓ２のアンド回路２４側は＋
５Ｖの電源より抵抗Ｒ１，Ｒ２を介して“１”レベルが
常に供給されることとなり、第４図と同じフレーム同期
検出回路となり、元のフレーム同期ビットによる同期ビ
ット監視を行うこととなる。
尚、符号発生器４より出力する符号列の長さはデータ領
域一杯を使った方が擬似同期引込み防止上は良いが、あ
る程度の長さで擬似同期引込みが防止出来る程度ならそ
れでもよい。又第７図のフレーム同期検出回路でフレー
ム同期ビット“１”“０”の２フレ一ム間の６ビットシ
フトレジスタのみを符号列監視用のシフトレジスタ１５
，１５′としたのは、この場合にはここを監視すれば同
期引込みが可能であるためである。
域一杯を使った方が擬似同期引込み防止上は良いが、あ
る程度の長さで擬似同期引込みが防止出来る程度ならそ
れでもよい。又第７図のフレーム同期検出回路でフレー
ム同期ビット“１”“０”の２フレ一ム間の６ビットシ
フトレジスタのみを符号列監視用のシフトレジスタ１５
，１５′としたのは、この場合にはここを監視すれば同
期引込みが可能であるためである。
（ｆ）発明の効果
以上詳細に説明せる如く本発明によれば、擬似同期引込
みは無くなり同期はずれ時の同期引込みは非常に早くな
る効果がある。
みは無くなり同期はずれ時の同期引込みは非常に早くな
る効果がある。
第１図はＰＣＭ端局装置の概念図、第２図は従来例の信
号のフレーム構成図、第３図は従来例の送信側のフレー
ム同期ビット挿入回路のブロック図、第４図は従来例の
受信側のフレーム同期検出回路のブロック図、第５図は
本発明の実施例のフレーム構成図、第６図は本発明の実
施例の送信側のフレーム同期ビット及び符号列挿入回路
のブロック図、第７図は本発明の実施例のフレーム同期
検出回路のブロック図である。 図中、１，２は端局装置、３，４は伝送路、５，５′，
５″，５′″はフレーム同期ビット領域、６，６′，６
″，６′″，１２，１２′，１２″，１２′″はデータ
領域、７はフレーム同期ピットパターン発生器、８，８
′，８″，８′″は１ビットのシフトレジスタ、９，９
′，９″，１５，１５′は６ビットのシフトレジスタ、
１０，１６〜２１はノット回路、１１，２２〜２４はア
ンド回路、１３は制御信号発生部、１４は符号列発生器
、ＳＷ１〜ＳＷ４，Ｓ１，Ｓ２はスイッチ、Ｒ１，Ｒ２
は抵抗を示す。
号のフレーム構成図、第３図は従来例の送信側のフレー
ム同期ビット挿入回路のブロック図、第４図は従来例の
受信側のフレーム同期検出回路のブロック図、第５図は
本発明の実施例のフレーム構成図、第６図は本発明の実
施例の送信側のフレーム同期ビット及び符号列挿入回路
のブロック図、第７図は本発明の実施例のフレーム同期
検出回路のブロック図である。 図中、１，２は端局装置、３，４は伝送路、５，５′，
５″，５′″はフレーム同期ビット領域、６，６′，６
″，６′″，１２，１２′，１２″，１２′″はデータ
領域、７はフレーム同期ピットパターン発生器、８，８
′，８″，８′″は１ビットのシフトレジスタ、９，９
′，９″，１５，１５′は６ビットのシフトレジスタ、
１０，１６〜２１はノット回路、１１，２２〜２４はア
ンド回路、１３は制御信号発生部、１４は符号列発生器
、ＳＷ１〜ＳＷ４，Ｓ１，Ｓ２はスイッチ、Ｒ１，Ｒ２
は抵抗を示す。
Claims (1)
- ＰＣＭ端局装置において、受信側の装置が同期はずれを
検出し送信側の装置に同期がはずれたとの信号を送出し
ている時、該送信側の装置が該受信側からの同期はずれ
信号を受信中送信データのフレーム構成のフレーム同期
ビット挿入位置以外の位置に、特定パターンを有する符
号列を挿入して送出し、該受信側の装置では該特定パタ
ーンを有する符号列をも同期ビットとして同期引込みを
行ない、同期引込後は該送信側の装置は通常のフレーム
同期ビット構成に切替えると共に該受信側の装置は元の
フレーム同期ビットのみによる同期ビット監視とするこ
とを特徴とするフレーム同期引込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199275A JPS5989050A (ja) | 1982-11-12 | 1982-11-12 | フレ−ム同期引込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199275A JPS5989050A (ja) | 1982-11-12 | 1982-11-12 | フレ−ム同期引込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5989050A true JPS5989050A (ja) | 1984-05-23 |
Family
ID=16405073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57199275A Pending JPS5989050A (ja) | 1982-11-12 | 1982-11-12 | フレ−ム同期引込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5989050A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63280528A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | フレ−ム同期方式 |
-
1982
- 1982-11-12 JP JP57199275A patent/JPS5989050A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63280528A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | フレ−ム同期方式 |
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