JPS5994452A - 複合形トランジスタ - Google Patents
複合形トランジスタInfo
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- JPS5994452A JPS5994452A JP57203564A JP20356482A JPS5994452A JP S5994452 A JPS5994452 A JP S5994452A JP 57203564 A JP57203564 A JP 57203564A JP 20356482 A JP20356482 A JP 20356482A JP S5994452 A JPS5994452 A JP S5994452A
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- fet
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- bipolar
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
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- H03K17/04—Modifications for accelerating switching
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Landscapes
- Electronic Switches (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、バイポーラトランジスタと電界効果トランジ
スタ（以下、ＦＥＴと称する）とで構成される複合形ト
ランジスタに萌し、特に、各種の電力変換装置δのスイ
ッチング素子として好適な複合形トランジスタに関する
。
スタ（以下、ＦＥＴと称する）とで構成される複合形ト
ランジスタに萌し、特に、各種の電力変換装置δのスイ
ッチング素子として好適な複合形トランジスタに関する
。
従来、この種のスイッチング素子の一例としては、第１
図示のようなダーリントン接続トランジスタがある。こ
こで、ｌは入力段のトランジスタ、２は出力段のトラン
ジスタであり、この両トランジスタ１および２は大きな
電流増幅率（ｈＦＥ）を得るためにグーリドン接続され
ている。また、トランジスタ１および２はいずれもＮＰ
Ｎ形のバイポーラトランジスタであり、双方の蓄積キャ
リアを外部回路を通じて除去するために、トランジスタ
１のベースＢとエミッタＥとの間にスピードアップ用の
ダイオード３が接続されている。なお、図中、Ｃはコレ
クタ、Ｅはエミッタを表わしている。
図示のようなダーリントン接続トランジスタがある。こ
こで、ｌは入力段のトランジスタ、２は出力段のトラン
ジスタであり、この両トランジスタ１および２は大きな
電流増幅率（ｈＦＥ）を得るためにグーリドン接続され
ている。また、トランジスタ１および２はいずれもＮＰ
Ｎ形のバイポーラトランジスタであり、双方の蓄積キャ
リアを外部回路を通じて除去するために、トランジスタ
１のベースＢとエミッタＥとの間にスピードアップ用の
ダイオード３が接続されている。なお、図中、Ｃはコレ
クタ、Ｅはエミッタを表わしている。
しかしながら、この様なダーリントン接続トランジスタ
では次の様な諸問題が生じていた。
では次の様な諸問題が生じていた。
（１） バイポーラトランジスタ１および２をダーリ
ントン接続すると、エミッタ接地直流電流増幅率（ｂｐ
Ｅ）は通常５０−１００程度に増加する。この程度のｈ
Ｆｔでも、例えば電流値が１０ＯＡのダーリントントラ
ンジスタを駆動するにはＩＡ以上のｌ１１１ｍバイアス
電流が要求されるので、その消費電力が大きい。
ントン接続すると、エミッタ接地直流電流増幅率（ｂｐ
Ｅ）は通常５０−１００程度に増加する。この程度のｈ
Ｆｔでも、例えば電流値が１０ＯＡのダーリントントラ
ンジスタを駆動するにはＩＡ以上のｌ１１１ｍバイアス
電流が要求されるので、その消費電力が大きい。
（２） クーリントン接続における出力段のトランジ
スタ２は、本来の飽和電圧より高いコレクタ・エミッタ
間電圧で、すなわち、活性領域で動作することになる。
スタ２は、本来の飽和電圧より高いコレクタ・エミッタ
間電圧で、すなわち、活性領域で動作することになる。
そのため、出力段のトランジスタ２の蓄積キャリアは単
独トランジスタとして用いた場合よりも少なくなるので
、そのターンオフ時間も短くなる。しかし、全体のター
ンオフ時間は、人力段と出力段のトランジスタｌおよび
２のターンオフ時間の和となり、通常、入力段のトラン
ジスタ１のターンオフ時間は出力段のトランジスタ２に
比べかなり長い。これを短縮するために、ダイオード３
により逆バイアス電流を供給して、導通期間内にベース
領域内に蓄積したキャリアを外部回路を通じて放出させ
ているか、それでも全体のターンオフ時間は単独トラン
ジスタを用いる場合より長くなり、スイッチイブ速度の
向上が得られない。これは、入力段のトランジスタ１に
７へイポーラトランジスタを使用しているので、ダイオ
ード３だけではキャリア蓄積効果の影響が完全には避け
られないためである。
独トランジスタとして用いた場合よりも少なくなるので
、そのターンオフ時間も短くなる。しかし、全体のター
ンオフ時間は、人力段と出力段のトランジスタｌおよび
２のターンオフ時間の和となり、通常、入力段のトラン
ジスタ１のターンオフ時間は出力段のトランジスタ２に
比べかなり長い。これを短縮するために、ダイオード３
により逆バイアス電流を供給して、導通期間内にベース
領域内に蓄積したキャリアを外部回路を通じて放出させ
ているか、それでも全体のターンオフ時間は単独トラン
ジスタを用いる場合より長くなり、スイッチイブ速度の
向上が得られない。これは、入力段のトランジスタ１に
７へイポーラトランジスタを使用しているので、ダイオ
ード３だけではキャリア蓄積効果の影響が完全には避け
られないためである。
本発明の目的は、上述した欠点を除去し、ＦＥＴとバイ
ポー輿うトランジスタとを適切に組み合わせることによ
り、低電力で駆動でき、かつ、スイッチイブ速度の向上
が得られる複合形トランジスタを提供することにある。
ポー輿うトランジスタとを適切に組み合わせることによ
り、低電力で駆動でき、かつ、スイッチイブ速度の向上
が得られる複合形トランジスタを提供することにある。
そのために、本発明はバイポーラトランジスタ２、該バ
イポーン、ウッジ８ヶを、イ、２チ、グ動作させる一組
の電界効果トランジスタとを有し、バイポーラトランジ
スタのコレクタとベースとの間には電力の電界効果トラ
ンジスタのドレインおよびソースを接続し、バイポーラ
トランジスタのベースとエミッタとの間には他方の電界
効果トランジスタのドレインおよびソースを接続したこ
とを特徴とするものである。
イポーン、ウッジ８ヶを、イ、２チ、グ動作させる一組
の電界効果トランジスタとを有し、バイポーラトランジ
スタのコレクタとベースとの間には電力の電界効果トラ
ンジスタのドレインおよびソースを接続し、バイポーラ
トランジスタのベースとエミッタとの間には他方の電界
効果トランジスタのドレインおよびソースを接続したこ
とを特徴とするものである。
以下、図面を参照して本発明の詳細な説明する。
第２図は、本発明複合形トランジスタの構成の一例化示
し、第１図と同様の部分には同一符号を付してその詳細
な説明は省略する。ここで、４はＭＯＳ形（絶縁ゲート
形）でＮチャネル形のＦＥＴ、５はＭＯＳ形でＰチャネ
ル形のＦＥＴである。トランジスタ２のベースＢとＦＥ
Ｔ ４のソースＳとを接続し、トランジスタ２のコレク
タＣとＦＥＴ ４のドレインＤとを接続する。また、ト
ランジスタ２のベースＢとＦＥＴ ５のドレインＤとを
接続し、トランジスタ２のエミッタＥとＦＥＴ ５のソ
ースＳとを接続する。さらに、本例ではＭＯＳ形のＦＥ
Ｔを用いるので、ＦＥＴ ４および５のそれぞれのゲー
トＧを互いに接続し、３端子のスイタチング素子として
構成する。
し、第１図と同様の部分には同一符号を付してその詳細
な説明は省略する。ここで、４はＭＯＳ形（絶縁ゲート
形）でＮチャネル形のＦＥＴ、５はＭＯＳ形でＰチャネ
ル形のＦＥＴである。トランジスタ２のベースＢとＦＥ
Ｔ ４のソースＳとを接続し、トランジスタ２のコレク
タＣとＦＥＴ ４のドレインＤとを接続する。また、ト
ランジスタ２のベースＢとＦＥＴ ５のドレインＤとを
接続し、トランジスタ２のエミッタＥとＦＥＴ ５のソ
ースＳとを接続する。さらに、本例ではＭＯＳ形のＦＥ
Ｔを用いるので、ＦＥＴ ４および５のそれぞれのゲー
トＧを互いに接続し、３端子のスイタチング素子として
構成する。
本例においては、トランジスタ２としてＮＰＮ形のもの
を用いているが、ＰＮＰ形のトランジスタを用いて構成
することもできる。ただし、この場合には、ＦＥＴ ４
はＰチャネル形のＦＥＴに、ＦＥＴ ５はＮチャネル形
のＦＥＴにそれぞれ置き換えること勿論である。
を用いているが、ＰＮＰ形のトランジスタを用いて構成
することもできる。ただし、この場合には、ＦＥＴ ４
はＰチャネル形のＦＥＴに、ＦＥＴ ５はＮチャネル形
のＦＥＴにそれぞれ置き換えること勿論である。
次に、第２図示の回路の動作を説明する。
（１） 導通時の動作
ゲートＧに例えば＋ＩＯＶの制御電圧を供給すると、ト
ランジスタ２のベースとコレクタとの間に接続したＮチ
ャネル形のＦＥＴ ４が導通し、このＦＥＴ ４を通し
てトランジスタ２にベース順バイアス電流が流れ、トラ
ンジスタ２が導通ずる。このとき、ＦＥＴ ４の導通抵
抗がたとえ０Ωであっても、トランジスタ２はそのベー
スとコレクタとの間が短絡されるだけであるので、その
コレクタ参エミッタ間電圧はベース・エミッタ間飽和電
圧より低くならない。そのため、トランジスタ２は活性
領域で動作し、トランジスタ２のベース領域内に生じる
蓄積キャリアは少なく、第１図に示すようなバイポーラ
トランジスタｌを入力段として使用した従来例の場合と
同様にキャリア蓄積効果による悪影響が軽減される。ま
た、ＦＥＴ ４はＭＯＳ形のＦＥＴ’であるから第１図
示のバイポーラトランジスタ形のトランジスタｌより小
さな容量のもので足りる。
ランジスタ２のベースとコレクタとの間に接続したＮチ
ャネル形のＦＥＴ ４が導通し、このＦＥＴ ４を通し
てトランジスタ２にベース順バイアス電流が流れ、トラ
ンジスタ２が導通ずる。このとき、ＦＥＴ ４の導通抵
抗がたとえ０Ωであっても、トランジスタ２はそのベー
スとコレクタとの間が短絡されるだけであるので、その
コレクタ参エミッタ間電圧はベース・エミッタ間飽和電
圧より低くならない。そのため、トランジスタ２は活性
領域で動作し、トランジスタ２のベース領域内に生じる
蓄積キャリアは少なく、第１図に示すようなバイポーラ
トランジスタｌを入力段として使用した従来例の場合と
同様にキャリア蓄積効果による悪影響が軽減される。ま
た、ＦＥＴ ４はＭＯＳ形のＦＥＴ’であるから第１図
示のバイポーラトランジスタ形のトランジスタｌより小
さな容量のもので足りる。
（２） ターンオフ時の動作
次に、ゲートＧにＯｖあるいは一１０Ｖの制御電圧を供
給すると、ＦＥＴ ４は非導通となって、トランジスタ
２のベースとエミッタとの間に接続したＰチャネル形の
ＦＥＴ ５が導通ずる。これにより、トランジスタ２へ
の順バイアス電＞Ｘｊの供給が停止され、トランジスタ
２のベース・エミッタ接合の接合電位によって、ＦＥＴ
５を通してベース逆バイアス電流が流れるため、ベー
ス領域内に蓄積されたキャリアが放出される。また、Ｆ
ＥＴ ５もＭＯＳ形のＦＥＴであるから第１図示のトラ
ンジスタｌより小さな容量のもので足りる。
給すると、ＦＥＴ ４は非導通となって、トランジスタ
２のベースとエミッタとの間に接続したＰチャネル形の
ＦＥＴ ５が導通ずる。これにより、トランジスタ２へ
の順バイアス電＞Ｘｊの供給が停止され、トランジスタ
２のベース・エミッタ接合の接合電位によって、ＦＥＴ
５を通してベース逆バイアス電流が流れるため、ベー
ス領域内に蓄積されたキャリアが放出される。また、Ｆ
ＥＴ ５もＭＯＳ形のＦＥＴであるから第１図示のトラ
ンジスタｌより小さな容量のもので足りる。
一般に、ＦＥＴはキャリア蓄積効果の影響がなく、その
スイッチング速度も非常に早いことが知られている。従
って、出力段のバイポーラトランジスタ２の前後にＦＥ
Ｔ ４および５を用いて構成している本発明複合形トラ
ンジスタによれば、入力段にバイポーラトランジスタｌ
を用いて第１図示の従来例と比較してターンオフ時間を
９Ｆ３縮できる。しかも、本例では、出力段のバイポー
ラトランジスタ２のベースとエミッタとの間を短絡する
のに必要なだけのベース逆バイアス電流の供給で充分実
用性のあるターンオフ時間か得られる。さらに、本例で
は順バイアス用および逆バイアス用ともにＦＥＴを用い
、単に電圧の制御のみにより出力側そスイッチング制御
できるので、全体としての消費電力が軽減される。
スイッチング速度も非常に早いことが知られている。従
って、出力段のバイポーラトランジスタ２の前後にＦＥ
Ｔ ４および５を用いて構成している本発明複合形トラ
ンジスタによれば、入力段にバイポーラトランジスタｌ
を用いて第１図示の従来例と比較してターンオフ時間を
９Ｆ３縮できる。しかも、本例では、出力段のバイポー
ラトランジスタ２のベースとエミッタとの間を短絡する
のに必要なだけのベース逆バイアス電流の供給で充分実
用性のあるターンオフ時間か得られる。さらに、本例で
は順バイアス用および逆バイアス用ともにＦＥＴを用い
、単に電圧の制御のみにより出力側そスイッチング制御
できるので、全体としての消費電力が軽減される。
第３図および第４図はそれぞれ本発明複合形トランジス
タの他の構成例を示し、第２図と同一の部分には同一符
号を付してその説明を省略する。
タの他の構成例を示し、第２図と同一の部分には同一符
号を付してその説明を省略する。
まず、第３図に示す実施例では、第２図示のＦＥＴ ５
をＮチャネル形のＦＥＴ ’６で置き換え、ＦＥＴ４と
ＦＥＴ ６のゲートＧをそれぞれ分離して構成している
点が第２図の回路と異なる。
をＮチャネル形のＦＥＴ ’６で置き換え、ＦＥＴ４と
ＦＥＴ ６のゲートＧをそれぞれ分離して構成している
点が第２図の回路と異なる。
第４図に示す実施例では、第２図示のＦＥＴ ４および
５を接合形のＦＥＴ ７およびＦＥＴ ８に置き換え、
それらのゲートＧをそれぞれ分離させた点が第２図示の
回路と異なる。ＦＥＴ ７はＮチャネル形のＦＥＴ 、
ＦＥＴ ８はＰチャネル形のＦＥＴである。図示では
トランジスタ２はＮＰＮ形としたが、これに代えてＰＮ
Ｐ形のものを用いることもできる。ただし、この場合に
は、ＦＥＴ７はＰチャネル形のものに、またＦＥＴ ８
はＮチャネル形のものにそれぞれ置き換える。
５を接合形のＦＥＴ ７およびＦＥＴ ８に置き換え、
それらのゲートＧをそれぞれ分離させた点が第２図示の
回路と異なる。ＦＥＴ ７はＮチャネル形のＦＥＴ 、
ＦＥＴ ８はＰチャネル形のＦＥＴである。図示では
トランジスタ２はＮＰＮ形としたが、これに代えてＰＮ
Ｐ形のものを用いることもできる。ただし、この場合に
は、ＦＥＴ７はＰチャネル形のものに、またＦＥＴ ８
はＮチャネル形のものにそれぞれ置き換える。
第３図および第４図示の回路の動作は基本的に第２図示
のものと異ならないが、入力側に２つのゲートＧを設け
ているので制御信号を別個に供給することができる点が
異なる。
のものと異ならないが、入力側に２つのゲートＧを設け
ているので制御信号を別個に供給することができる点が
異なる。
以上説明したように、本発明によれば、大容藁のバイポ
ーラトランジスタと小容量のＦＥＴとを組み合わせるこ
とにより大きな電流を制御電圧によっテスイッチング制
御するとともにキャリア蓄積効果の影響を軽減したので
、低電力で駆動でき、かつ、スイ・ンチング詩間が短縮
された複合形トランジスタが得られる。さらに、ＭＯＳ
形ＦＥＴを使用して３端子で構成すれば、簡単でしかも
消費電力のきわめて少ないドライブ回路を構成でき、素
子の大幅な小型化、高効率化、および低廉化が可能とな
る。
ーラトランジスタと小容量のＦＥＴとを組み合わせるこ
とにより大きな電流を制御電圧によっテスイッチング制
御するとともにキャリア蓄積効果の影響を軽減したので
、低電力で駆動でき、かつ、スイ・ンチング詩間が短縮
された複合形トランジスタが得られる。さらに、ＭＯＳ
形ＦＥＴを使用して３端子で構成すれば、簡単でしかも
消費電力のきわめて少ないドライブ回路を構成でき、素
子の大幅な小型化、高効率化、および低廉化が可能とな
る。
第１図は従来のスイッチング素子の構成の一例を示す回
路図、第２図〜第４図はそれぞれ本発明複合形トランジ
スタの構成例を示す回路図である。 １．２・・・トランジスタ、 ３・・・ダイオード、 ４〜８・・・ＦＥＴ 。 特 許 出 願 人 富士電機製造株式会社第２図 Ｃ 第４図
路図、第２図〜第４図はそれぞれ本発明複合形トランジ
スタの構成例を示す回路図である。 １．２・・・トランジスタ、 ３・・・ダイオード、 ４〜８・・・ＦＥＴ 。 特 許 出 願 人 富士電機製造株式会社第２図 Ｃ 第４図
Claims (1)
- バイポーラトランジスタと、該バイポーラトランジスタ
をスイッチング動作させる一組の電界効果トランジスタ
とを有し、バイポーラトランジスタのコレクタとベース
との間には一方の電界効果トランジスタのドレインおよ
びソースを接続し、バイポーラＩ・ランジスタのベース
とエミッタとの間には他方の電界効果トランジスタのド
レインおよびソースを接続したことを特徴とする複合形
トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57203564A JPS5994452A (ja) | 1982-11-22 | 1982-11-22 | 複合形トランジスタ |
| EP83110610A EP0109576A3 (de) | 1982-11-22 | 1983-10-24 | Transistorelement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57203564A JPS5994452A (ja) | 1982-11-22 | 1982-11-22 | 複合形トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994452A true JPS5994452A (ja) | 1984-05-31 |
Family
ID=16476218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57203564A Pending JPS5994452A (ja) | 1982-11-22 | 1982-11-22 | 複合形トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0109576A3 (ja) |
| JP (1) | JPS5994452A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19534388B4 (de) * | 1994-09-19 | 2009-03-19 | International Rectifier Corp., El Segundo | IGBT-Transistorbauteil |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4066917A (en) * | 1976-05-03 | 1978-01-03 | National Semiconductor Corporation | Circuit combining bipolar transistor and JFET's to produce a constant voltage characteristic |
| US4366522A (en) * | 1979-12-10 | 1982-12-28 | Reliance Electric Company | Self-snubbing bipolar/field effect (biofet) switching circuits and method |
| FR2505102B1 (fr) * | 1981-04-29 | 1986-01-24 | Radiotechnique Compelec | Amplificateur de type darlington forme d'un transistor a effet de champ et d'un transistor bipolaire, et sa realisation en structure semi-conductrice integree |
| JPS57186833A (en) * | 1981-05-13 | 1982-11-17 | Hitachi Ltd | Switching element |
-
1982
- 1982-11-22 JP JP57203564A patent/JPS5994452A/ja active Pending
-
1983
- 1983-10-24 EP EP83110610A patent/EP0109576A3/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0109576A2 (de) | 1984-05-30 |
| EP0109576A3 (de) | 1985-10-16 |
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