JPS599992B2 - 連想記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は記憶装置に関し、特に連想記憶装置に係る。

本発明は大量のデータアレイの算術演算と並列論理演算
を実行するために使用できるものである。

基本データアレイの１部の属性情報によりデータを探索
することまた属性情報の並列論理演算と算術演算の問題
は別として、最近のコンピユータ技術における発展は大
量のデータアレイを蓄積でき且つこれらデータアレイを
処理できる記憶装置の開発を要請している。多くの場合
、このような記憶装置は従来の２進データ処理装置と実
際上完全に代替でき、その場合通常の（アドレス）メモ
リ装置はデータアレイにおける所与データユニツトの番
号（アドレス）に従つて装置から読出された情報を蓄積
するだけに用いらへデータ処理機能は中央処理装置を構
成している中央制御ユニツトと算術一輪理演算ユニツト
により実行される。超小形電子技術の功績により集積化
連想記憶素子が開発されたが、これら素子の特性は特に
そのモジユール構造が極めて複雑なため記憶容量が小さ
く最近の要求を満足させることができないでいる。この
ような理由のため、大容量連想記憶装置を設計するとき
、特定用途連想素子の容量よりも１桁または２桁以上も
大容量のアドレスメモリモジユールを利用することは好
都合である。この場合、装置の要所の機能上の自在性は
、モジユール構造の複雑な改変を大幅に行なうよりむし
ろメモリモジユールの適正な構造組合せにより容易に達
成できる。非連想記憶素子により組立てられた連想記憶
装置は公知であり、〔たとえば、米国特許第３，９１３
，０７５号（Ｃｌ．３４Ｏ／１７３ＡＭ）、ドイツ民主
共和国（東ドイツ）特許第１０８，６１８号、特開昭５
０−８１７４４号参照〕この記憶装置は群に分割された
フリツプフロツプを有する入力レジスタと、入力レジス
タのフリツプフロツプの群数に等しい数の群に分割され
たフリツプフロツプを有する尋問レジスタと、各群に２
つの一致回路を含み入カレジスタフリツプフロツプに等
しい数の一致回路の群と、第１と第２の一致回路の第１
入力は各入カレジスタフリツプフロツプの順出力と逆出
力にそれぞれ接続され第１と第２の一致回路の出力は各
尋問レジスタフリツプフロツプの順入力と逆入力にそれ
ぞれ接続されており、尋問デコーダと、各群に２つの０
Ｒ回路を含み入カレジスタフリツプフロツプの数に等し
い数の０Ｒ回路の群と、第１と第２の０Ｒ回路の第１入
力は各尋問レジスタフリツプフロツプの順出力と逆出力
にそれぞれ接続されこれら０Ｒ回路の出力は尋問デコー
ダの各入力に接続されており、入カレジスタフリツプフ
ロツプと同数のフリツプフロツプを備えられ入カレジス
タフリツプフロツプの群と同数のリングシフトレジスタ
を構成しているマスクレジスタと、このマスクレジスタ
フリツプフロツプの順出力は各群の０Ｒ回路の第２入力
に接続されており、第１と第２の出力を備えその出力が
一致回路の各群の第１と第２の一致回路の第２入力にそ
れぞれ接続された演算デコーダと、マトリツクスの形に
配列されたアドレスメモリモジユールを備えマトリツク
スの行数が入カレジスタフリツプフロツプの群数に等し
くアドレスメモリモジユールのアドレスバスが各尋問デ
コーダの出力に電気的に結合されているデータ蓄積ユニ
ツトとを含むものである。

これらの連想記憶装置はマルチデイジツト連想ワードの
形で与えられアドレスメモリモジユールに蓄積された属
性情報の探索操作を行ない、アドレスメモリモジユール
に蓄積された属性情報と入力レジスタに蓄積された情報
の並列探索操作と論理演算を実行するためのマトリツク
スを構成している。

探索操作は連想ワードのコードと尋問コードの一致検出
に基いており、尋問コードは尋問レジスタに蓄積されて
おり尋問デコーダによりアドレスメモリモジユールの尋
問コードに変換されるものである。探索操作を行なつて
いる間尋問コードのいかなる表示もまたこれらコードの
いかなる組合せもマスクレジスタフリツプフロツプによ
り除去さベマスクレジスタの順出力は尋問レジスタフリ
ツプフロツプの出力からそれぞれの０Ｒ回路を通して尋
問デコーダに達するデータ転送を制御している。しかし
ながら、公知の連想記憶装置においては算術演算がモジ
ユロ２加算や論理積のような論理演算の非常に多数の繰
返しとして実行でき、また論理演算は入力レジスタに蓄
積された第１オペランドのコードと任意の連想ワードの
コードに関し同時に実行される。

本発明の目的は論理演算と算術演算を実行しているとき
の連想記憶装置のパフオーマンスを改善することである
。

本発明の他の目的は連想記憶装置におけるデータ蓄積と
データ処理のコストを低減することである。

これらの目的は次のような連想記憶装置によつて達成さ
れる。

すなわちマルチデイジツト連想ワードの形で与えられあ
るいは複数の２進連想信号の組合せの形の異なる方法で
置かれた属性情報の探索と論理演算を実行するために設
計された連想記憶装置であつて、２進信号の所与組合せ
の第１オペランドのコードを受信蓄積するため第１オペ
ランドコードの２進信号の数に等しいフリツプフロツプ
が群に分割されて備えられている入力レジスタと、入力
レジスタのフリツブフロツプと同数のフリツプフロツプ
を備え２進信号の所与組合せの形式の尋問コードを受信
蓄積するための尋問レジスタと、前記尋問レジスタフリ
ツプフロツプは入カレジスタフリツプフロツプの群の数
と同数の群に分割されており、入カレジスタフリツプフ
ロツプの数と同数の一致回路の群と、前記群のそれぞれ
に２つの一致回路があり各群の第１と第２の一致回路の
第１入力は各入カレジスタフリツプフロツプの順出力と
逆出力にそれぞれ接続され第１と第２の一致回路の出力
は各尋問レジスタフリツプフロツプの順入力と逆入力に
それぞれ接続されており、尋問コードを変換するための
尋問デコーダと、入カレジスタフリツプフロツプと同数
の０Ｒ回路の群と、前記群のそれぞれに２つの０Ｒ回路
があり各群の第１と第２の０Ｒ回路の第１入力は尋問レ
ジスタの各フリツプフロツプの順出力と逆出力にそれぞ
れ接続され０Ｒ回路の出力は尋問デコーダの各入力に接
続されており、実行される探索操作と無関係の尋問コー
ドの連想信号を示す２進信号の所与組合せの形のマスク
コードを受信蓄積するためのマスクレジスタと、前記マ
スクレジスタは入カレジスタフリツプフロツプと同数の
フリツプフロツプが備えられてリングシフトレジスタを
構成しておりそのシフトレジスタの数は入カレジスタフ
リツプフロツプの群の数と同数でありマスクレジスタフ
リツプフロツプの順出力は各群の０Ｒ回路の第２入力に
接続されており、実行される論理演算に依存して順コー
ドあるいは逆コードで入カレジスタフリツプフロツプの
出力から尋問レジスタの各フリツプフロツプの入カへの
情報転送を制御するために利用する演算デコーダと、前
記演算デコーダの第１と第２の出力は一致回路の各群に
おける第１と第２の一致回路の第２入力にそれぞれ接続
されており、さらに本発明によれば属性情報の算術演算
と並列論理演算を実行するためのデータ蓄積ユニツトが
備えられており、前記ユニツトは各尋問デコーダの出力
に接続された尋問バスと、演算デコーダの各出力に制御
された制御入力を有している。入カレジスタフリツプフ
ロツプの群はシフトレジスタを構成するように組むこと
が好ましい。

また属性情報の算術演算と並列論理演算を行なうための
データ蓄積ユニツトは次のような構成にすることが好ま
しい。すなわち、データ蓄積ユニツトはアドレスメモリ
モジユールに蓄積された属性情報の探索と論理演算を実
行するためのマトリツクスを形成しているアドレスメモ
リモジユールを具備し、前記モジユールはデータを読出
し書込むためのアドレスバスと、データ読出のための出
カデイジツトバスと、データ書込制御入力と、デ−タ読
出制御入力と、情報入力と、出力デイジツトバスと同数
の書込デイジツトバスとを有し、アドレスメモリモジユ
ールのマトリツクスの行の数は入カレジスタフリツプフ
ロツプの群の数と等しく、各マトリツクス行のアドレス
メモリモジユールのアドレスバスは尋問バスによつて各
尋問デコーダの出力に接続されており、さらに本発明に
よればアドレスメモリモジユールの書込デイジツトバス
を制御するためのモジユロ２加算器を含んでおり、各マ
トリツクス行のアドレスメモリモジユールは群に分割さ
れていなければならず、２つのアドレスメモリモジユー
ルが各群に含まれ群内の１方のアドレスメモリモジユー
ルの出力デイジツトバスはモジユロ２加算器の第１入力
に接続されており、加算器の出力はその群の他方のアド
レスメモリモジユールの書込デイジツトバスに接続され
ており、所定マトリツクス行のモジユロ２加算器の第２
入力と情報入力と各マトリツクス列のアドレスメモリモ
ジユールのデータ書込制御入力とデータ読出制御入力は
演算デコーダの各出力に接続され、前記デコーダの入力
は各入カレジスタフリツプフロツプの出力に接続されて
いる。属性情報の算術演算と並列論理演算を実行するた
めのデータ蓄積ユニツトはアドレスメモリモジユールを
具備しアドレスメモリモジユールに蓄積された属性情報
の探索と並列論理演算を行なうためのマトリツクスを形
成していることが好ましく、前記モジユールはデータを
読出し書込むためのアドレスバスと、データ読出のため
の出力デイジツトバスを有し、マトリツクスの行の数は
入カレジスタフリツプフロツプの群の数に等しく、さら
に２進信号の所与組合せの情報の位置を検出するための
デイテクタと、デイテクタの入力は各マトリツクス列の
アドレスメモリモジユールの出力デイジツトバスに接続
されており、各アドレスメモリモジユールから読出され
た情報を受信蓄積するための出力レジスタと、前記レジ
スタは入カレジスタフリツプフロツプと同数のフリツプ
フロツプを有し入カレジスタフリツプフロツプの群の数
と同数の群の数に分割されており、複数のマルチ入力０
Ｒ回路と、これら０Ｒ回路の出力は出力レジスタの各フ
リツプフロツプの入力に接続されこれら０Ｒ回路の第１
入力は各マトリツクス行のアドレスメモリモジユールの
出力デイジツトバスに接続されており、入カレジスタフ
リツプフロツプの群の数と同数の追加の一致回路の群と
を含み、各群は２つの一致回路を含み各群の第１と第２
の一致回路の第１入力は各入カレジスタフリツプフロツ
プの順出力と逆出力にそれぞれ接続されこれら一致回路
の第２入力は演算デコーダの各出力に接続されこれら一
致回路の出力は各マルチ入力０Ｒ回路の他方の入力に接
続されており、さらに本発明によれば尋問デコーダの出
力におけるコードをシフトするためのシフトレジスタを
含んでいなければならず、前記シフトレジスタは入カレ
ジスタフリツプフロツプの群と同数であり尋問デコーダ
の出力と同数のフリツプフロツプを有し、各シフトレジ
スタのフリツプフロツプの情報入力は各尋問デコーダの
出力に接続されシフトレジスタのクロツクパルス入力は
入力レジスタの各制御出力に接続されシフトレジスタの
フリツプフロツプの出力は各マトリツクス行のアドレス
メモリモジユールのアドレスバスに接続されている。

さらに出力レジスタの各群はシフトレジスタを構成して
いることが望ましい。

本発明は算術演算と論理演算を迅速に処理するモジユー
ルを使用しているため記憶装置のコストを増大すること
なくその記憶容量を何倍も増加できるように連想記憶装
置の特性（価格対性能比）をかなり改善できるものであ
る。

以下図面を参照して本発明を詳述する。

マルチデイジツト連想ワードの形で与えられるかあるい
は複数の２進連想表示の組合せの形の異なる方法で入力
される属性情報を探索し論理演算するための連想記憶装
置は２進表示の所与組合せの第１のオペランドのコード
を受信蓄積するための入力レジスタ１を含み（第１図）
、第１オペランドコードの２進表示に等しい数のフリツ
プフロツプ２が備えられており、この入カレジスタフリ
ツプフロツプ２は群３に分割されている。

この記憶装置はさらに２進表示の所与組合せの形をした
尋問コードを受信蓄積するための尋問（問合せ）レジス
タ４を含み、このレジスタも入力レジスタ１のフリツプ
フロツプ２と等しい数のフリツプフロツプ５が備えられ
尋問レジスタフリツプフロツプ５は群６に分割されてお
りその群の数は入力レジスタ１のフリツプフロツプ２の
群３の数に等しい。さらに群８に分割された一致回路７
を含み、各群８に２つの一致回路７が含まれその群８の
数は入力レジスタ１のフリツプフロツプ２の数に等しい
。各群８の第１と第２の一致回路７の第１入力９は入力
レジスタ１の各グループ３のフリツプフロツプ２におけ
る１つの順出力１０と逆出力１１にそれぞれ接続されて
おり、第１と第２の一致回路７の出力はレジスタ４の各
フリツプフロツプ５の順入力１２と逆入力１３にそれぞ
れ接続されている。さらにこの記憶装置は、尋問コード
を変換するための尋問デコーダ１４と群１６に分割され
た０Ｒ回路１５を含み、０Ｒ回路１５の群１６の数は入
力レジスタ１のフリツプフロツプ２の数に等しく、また
マスクレジスタ２０のフリツプフロツプ２１の数にも゜
等しい。各群１６に２つの０Ｒ回路１５が含まれ、第１
と第２の０Ｒ回路の第１入力１７はレジスタ４の各フリ
ツプフロツプ５の順出力１８と逆出力１９にそれぞれ接
続されており、０Ｒ回路１５の各出力はデコーダ１４の
各入力に接続されている。デコーダ１４はたとえば米国
特許第３９１３０７５号（Ｃｌ．３４Ｏ／１７３）に従
つて、一致回路により構成される。実行されるべき探索
操作と関係のない尋問コード表示を示す２進表示の所与
組合せのマスクコードを受信蓄積するためのマスクレジ
スタ２０はレジスタ１のフリツプフロツプ２に等しい数
のフリツプフロツプ２１を有し、リングシフトレジスタ
２２を轡成しており、このシフトレジスタの数はレジス
タ１のフリツプフロツプ２の群３の数に等しい。レジス
タ２０のフリツプフロツプ２１の各順出力２３は各群１
６の０Ｒ回路１５の第２入力２４に接続されている。そ
れぞれ実行されるべき論理演算に依存し、順コードまた
は逆コードで入力レジスタ１のフリツプフロツプ２の出
力から尋問レジスタ４の各フリツプフロツプ５の入カへ
情報の転送を行なわせるため、記憶装置は演算デコーダ
２５が備えられており、その第１出力２６と第２出力２
７は各群８の第１と第２の一致回路７の第２入力２８に
それぞれ接続されている。本発明に依れば、記憶装置は
属性情報の算術演算と並列論理演算を行なうためのデー
タ蓄積ユニツト２９をさらに含み、このユニツトは各デ
コーダ１４の出力に接続された尋問バス３０と、デコー
ダ２５の各出力に接続された制御入力３１を有している
。データ蓄積ユニツト２９の制御入力３１は演算｝デコ
ーダ２５の各出力に接続されている。

またこれらの制御入力３１は第３図に示すようにモジユ
ール２の加算器１０の各第２入力４２に接続され、さら
に第４図に示すように一致回路４９の各第２入力にも接
続されている。第２図は入力レジスタ１の実施例の具体
例を示し、フリツプフロツプ２の群３がシフトレジスタ
を構成している。

論理演算が連想ワードのすべてのコードについて並列に
実行されている記憶装置の他の実施例が第３図に例示さ
れている。

この記憶装置は属性情報の算術演算と並列論理演算を実
施するためのデータ蓄積ユニツト２９を含み、このユニ
ツトはアドレスメモリモジユール３２を有し、これらモ
ジユール３２に書込まれた属性情報の探索と論理演算を
行なうためのマトリツクスを構成している。モジユール
３２は情報蓄積のためのメモリ素子３３と、データを読
み書きするためのアドレスバス３４と、データ読出しの
ための出力デイジツトバス３５と、データ書込み制御入
力３６と、データ読出し制御入力３７と、情報入力３８
と、書込みデイジツトバス３９とを有している。ここで
情報入力３８は１デイジツト（ビツト）コードつまり０
または１が与えられるものであり、また書込みデイジツ
トバス３９にも同様に０または１が与えられ、これに応
じて所与のモジユール３２の各デイジツトの書込が禁止
されたり許容されたりする。結局、所与のモジユール３
２の入力からコードＯまたは１はコード１が各バス３９
に与えられたとき所与のモジユールの全てのデイジツト
に所与のクロツクパルス間隔で書込まれる。そして与え
られた情報のアドレスは所与のモジユール３２のアドレ
スバス３４におけるコードで決定される。メモリ素子３
３はバス３４，３５，３９と入力３６，３７，３８に電
気的に接続されている。モジユール３２のバス３９の数
はこのモジユールのバス３５の数に等しいがモジユール
３２のマトリツクスの行の数はレジスタ１の群３の数に
等しい。アドレスメモリモジユール３２はたとえば米国
特悶３６１１３１８号（Ｃｌ．３４Ｏ／１７３）に開示
されている超小形回路として構成される。各マトリツク
ス行のモジユール３２のアドレスバス３４はバス３０を
介して各デコーダ１４の出力に接続されている。本発明
によれば、データ蓄積ユニツト２９はモジユール３２の
バス３９を制御するためのモジユロ一２加算器４０を含
み、マトリツクスの各行のモジユール３２は２つのモジ
ユールの群に配列されている。このような群の各モジユ
ール３２のバス３５はモジユロ２加算器４０の第１入力
４１に接続されており、加算器出力は同じ群の他方のモ
ジユール３２の同様のバス３９に接続されている。所与
マトリツクス行のモジユロ２加算器４０の第２入力４２
と、データ入力３８と、マトリツクスの各列のモジユー
ル３２の入力３６と入力３７は演算デコーダ２５の各出
力に接続されており、デコーダの入力は入力レジスタ１
の各フリツプフロツプ２の出力に接続されている。算術
演算を実行する記憶装置の他の実施例が第４図に図示さ
れている。

この記憶装置は第３図に図示の前述の実施例と同様の算
術演算と並列論理演算を行なうためのデータ蓄積ユニツ
ト２９を含み、このユニツトはモジユール３２に書込ま
れた属性情報の探索と論理演算を行なうためのマトリツ
クスを構成しいてるアドレスメモリモジユール３２（第
４図）を有する。モジユール３２はデータ蓄積のための
メモリ素子３３と、データ読出し書込みするためのアド
レスバス３４と、データ読出しのための出力デイジツト
バス３５とを含む。メモリ素子３３はバス３４と３５に
電気的に接続されている。モジユール３２のマトリツク
スの行の数は入力レジスタ１のフリツプフロツプ２の群
３の数に等しい。データ蓄積ユニツト２９は２進表示の
所与組合せを含む情報のロケーシヨン（記憶場所）を検
出するデイテクタ４３を含み、デイテクタの入力は各マ
トリツクス列のモジユール３２のバス３５に接続されて
いる。各モジユール３２から読出された情報を受信蓄積
するための出力レジスタ４４は入力レジスタ１のフリツ
プフロツプ２に等しい数のフリツプフロツプ４５を有し
、これらフリップフロツプは入力レジスタ１のフリツプ
フロツプ２の群３の数に等しい数の群４６に分割されて
いる。記憶装置はさらにマルチ入力０Ｒ回路４７を含み
、０Ｒ回路の出力はレジスタ４４の各フリツプフロツプ
４５の入力に接続されており、０Ｒ回路の第１入力４８
は各マトリツクス列のモジユール３２のバス３５に接続
されている。データ蓄積ユニツト２９はさらに一致回路
４９の群５０に組まれた追加の一致回路４９を含み、こ
の群５０のそれぞれに２個の一致回路４９があり群の数
は入力レジスタ１のフリツプフロツプ２の群３の数に等
しい。各群５０の第１と第２の一致回路４９の第１入力
５１は入力レジスタ１の各フリツプフロツプ２の順出力
１０と逆出力１１にそれぞれ接続されており、一致回路
４９の第２入力５２は演算デコーダ２５の各出力３１に
接続されており、一致回路４９の出力は各０Ｒ回路４７
の他方の（第２）入力５３に接続されている。本発明に
よれば、データ蓄積ユニツト２９はデコーダ１４の出力
におけるコードを桁送りするためのシフトレジスタ５４
を含み、シフトレジスタ５４の数、は入力レジスタ１の
フリツプフロツプ２の群３の数に等しい。レジスタ５４
はデコーダ１４の出力の数に等しいフリツプフロツプ５
５を有している。各レジスタ５４のフリツプフロツプ５
５のデータ入力５６はバス３０を介して各デコーダ１４
の各出力に接続されている。レジスタ５４のフリツプフ
ロツプ５５のクロツクパルス入力５７はレジスタ１の各
制御出力５８に接続されており、レジスタ５４のフリツ
プフロツプ５５の出力は各マトリツクス行のモジユール
３２のバス３４に接続されている。制御５８はレジスタ
５４のフリツプフロツプ５５のクロツク入力５７に接続
されたレジスタ３（フリツプフロツプ２の群）の出力を
指定するもので、このレジスタ３のフリツプフロツプ２
の１つの順出力がレジスタ３の制御出力５８として用い
られる。この場合、レジスタ１のフリツプフロツプ２の
群３はたとえば米国特許第３６３３１１４号（ＣＩ．３
２８／４８）に記載されているようなカウンタとして構
成されている。レジスタ４４のフリツプフロツプ４５の
群４６をシフトレジスタとして構成することは好都合で
ある。

論理演算がすべての連想ワードのコードに関して並列に
実行されている（第３図）記憶装置の動作を８本のアド
レスバス３４と４本の出力デイジツトバス３５を備えた
２つのメモリモジユール３２（ＡとＢ）より成る群にお
ける論理演算動作の具体例に基いて以下詳述する。

例−１ モジユールＡに蓄積されたワードアレイの転置を行なう
ときの逐次動作を考える。

モジユールＢのすべてのメモリ素子３３はまず［１」状
態にセツトされる。モジユールＡはメモリ素子３３に書
込まれた４つのワード０１１，０１０，００１，０００
を蓄積し、これらはバツクグラウンド功［０」と逆の「
１］コードでその４本のバス３５と４本のバス３９によ
り相互接続される。コード１１０がこれらモジユール３
２のマスクレジスタであるレジスタ２２に置かれ、第１
オペランドコード０００がレジスタ３に書込まれる。レ
ジスタ３の下位デイジツトフリツプフロツプ２の出力１
１から回路７の入力に送られる「０」のコードはレジス
タ群６のフリツプフロツプ５を「０」にりセツトするた
めに使用される。尋問コード０００とマスクコード１１
０が回路１５の入力に入来し、テコーダ１４の水平出力
０００，０１０，１００，１１０を付勢しモジユールＡ
，Ｂ両方の各バス３４を付勢する。第１図および第３図
における所与のデコーダ１４の入力にその出力が接続さ
れた０Ｒ回路１５の入力における尋問コード０００とマ
スクコード１１０との組合わせは、デコーダ１４の出力
の半分を与える。

これらの出力は尋問コードの２つの上位桁のマスキング
に等しいものである。すなわち、０で終る４つの入力の
全てがデコーダから読出され、出力コードの２つ上位桁
は００，０１，１０，１１となる。したがつて、第１表
において数０００，０１０，１００および１１０を有す
るデコーダ１４の出力が与えられる。下線を施したもの
が２っの上位マスクデイジツトである。この第１表のデ
コーダ出力は第２図に示したデコーダの実施例に関する
もので、後述する第２表第３表も同様である。この表中
デコーダ出力の最初の左側３桁はデコーダ出力を、最右
桁はこの数を有する入力が与えられたか否かを示してい
る。つまり第１表を上から下に読むとデコーダ出力００
０が与えられ、次の００１は与えられず、その次の０１
０が与えられたということになる。これも第２表、第３
表に該当する。そして、モジユールＡは第１表の上から
４つのデコーダ出力０００，００１，０１０，０１１を
蓄積し、下から４つのデコーダ出力は蓄積しない。

次に連想ワードを説明する。例えば第１表のモジユール
Ａの最も左側の各数を縦に結んだ８字の数０００１００
００がマークであり、メモリモジユール３２に書込まれ
る。第１の出力デイジツトバス３５に接続されたモジユ
ールＡのメモリ素子３３の最も左側の行には第１の連想
ワード０１１が書込まれる。同様に第２の連想ワード０
１０がモジユールＡの第２行に書込まれ、連想ワード０
０１はモジユールＡの第３行に、連想ワード０００は第
４行に書込まれる。データを読出させる信号（−たとえ
ば論理値「０」）がモジユールＡの入力３６に印加され
、データを書込ませる信号（たとえば論理値「１」）が
モジユールＢの入力３６に印加される。

モジユールＡおよびＢの動作モードはこれらのモジユー
ルの入力３６および３７の信号の組合わせによつて決定
される。入力３７が［１」で入力３６が「Ｏ」であると
所与のモジユールの情報読出しが行われ、一方入力３７
が「１］で入力３６が「０」であると所与のモジユール
に情報が書込まれる。それ故、入力３７の「１」は所与
のモジユールを読出しまたは書込み状態とし、読出し、
書込みそれ自体は入力３６の「０」または「１」により
決定される。モジユールＡ，Ｂの入力３７はアクセスを
行なわせる信号を受信し、モジユールＢの入力３８は「
０」信号を受信する。その結果読出信号０１０１がモジ
ユールＡのバス３５に現われる。「０」信号がモジユー
ルＢの加算器４０の入力４２に印加され、その結果信号
０１０１がこのモジユールの書込バス３９に現われ、［
０］コードがモジ．１−ルＢの第２、第４のバス３９と
水平アドレスバス３４の交差部に書込まれる。書込操作
は「１」コードがバス３９にあるとき可能にされる。ア
クセス動作の次の（第２）クロツクパルス間隔でレジス
タ３に蓄積されているコード０００が１ステツプだけ桁
送りされ、レジスタ２２のコード（１０１）が周期的に
桁送りされ、これがデコーダ１４の０００，００１，１
００，１０１出力を付勢させる。

［０」は第１クロツクパルス間隔における場合と同様に
モジユールＢに書込まれる、すなわち付勢されたバス３
４と３９の交差部のメモリ素子３３に書込まれる。第３
クロツクパルス間隔でレジスタ３でコード０００および
レジスタ２２でコード０１１を桁送りすると、デコーダ
１４の０００，００１，０１０，０１１出力を付勢させ
る。

前述のクロツクパルス間隔と同様に［０］が書込まれる
。（バス３９）１１１１ 第４クロツクパルス間隔でコード１１１（コード０００
と逆）がレジスタ３に置かれ、レジスタ２２内のコード
１１０が周期的に桁送りされデコーダ１４の００１，０
１１，１０１，１１１出力を付勢する。

第５クロツクパルス間隔でデコーダの０１０，０１１，
１１０，１１１出力が付勢され、第６クロツクパルス間
隔でデコーダの１００；１０１，１１０，１１１出力が
付勢される。その結果第６クロツクパルスの後にモジユ
ールＢは次の如き情報を含んでいる。（第４表）この情
報は従来の位置コードにおいて１００，１０１，１１０
，１１１に対応しており、すなわちモジユールＡにおけ
る初期ワードの逆コードに相当している。

モジユールＡからモジユールＢに順コードでワードを書
き直す場合に次の点を除き前述の場合とノ同様である。

すなわち［０」コードの代りに「１」コードがデコーダ
２５の出力からモジユールＢの加算器４０の第２入力４
２に印加され、これがモジユールＡのバス３５からモジ
ユールＢのバス３９に送られる情報の転置をさせる。第
１オペランドとモジユールＡに書込まれたワードとの等
値不等値演算（モジユロ２加算）は転置のデイジツトー
デイジツト演算または順コードによる書直しすなわちこ
の例の初めに考えられた２つの動作の組合せにより代え
られる。

レジスタ３に置かれたオペランドの順（逆）コードが所
与デイジツト中に「１」（［０」）を含んでいれば、等
値演算はモジユールＡからモジユールＢに順コードでデ
ータを書直すことを伴ない、不等値演算はモジユールＡ
の内容を１デイジツトずつ転置することを伴なう。「１
」を「０」に置換すると書直し動作を転置動作に代える
ことになる。以下モジユロ２加算演算の例を説明する。
例−２ 第１オペランドコード１０１がレジスタ３に置かれ、モ
ジユールＡは例−１の場合と同じ情報を含んでいるもの
と仮定する。

レジスタ２２の内容は前例の如く変化される。第４クロ
ツクパルス間隔で第１オペランドの逆コード０１０がレ
ジスタ３に書込まれる。それぞれのクロツクパルス間隔
におけるモジユールＢの引続く状態は次表の状態図の如
く与えられる。従来の位置コードの算出結果と一致すれ
ばこの書込み結果は正しい。

以下に論理積演算の動作例を考察する。例−３ モジユールＡは例−１のときと同じワードを含んでおり
、レジスタ３の第１オペランドコードが１１０であり第
４クロツクパルス間隔で逆コード００１により置換され
レジスタ３，６，２４による他の動作は例−１の場合と
同様に行なわれるものと仮定する。

前例と異なることは第１オペランドの順（逆）コードが
所与デイジツトに「０」（［１」）を含んでいると、特
定のクロツクパルス間隔におけるモジユールＡからの読
出しがこのモジユールの入力３７に印加される読出禁止
信号により阻止されることである。順（逆）オペランド
コードとの演算において、論理［０」（論理「１」）信
号がモジユールＢの加算器４０の入力４２に印加されね
ばならない。第１オペランドの順（逆）コードの所与デ
イジツトが「１」（「０」）を含んでいるならば、情報
はモジユールＡからモジユールＢに順コードで書直され
る。次表（第６表）はそれぞれのクロツクパルス間隔に
おけるモジユールＢの状態図を示す。この加算の論理演
算の特色は第１オペランドの順コードに「１」があると
モジユールＡからモジユールＢに情報を書直すことを禁
止し、「０」があればモジユールＡからモジユールＢに
順コードで書直すことに等しい。

他のすべての論理演算は上述の演算の組合せとして実行
される。引続く演算操作はモジユールＡとモジユールＢ
の内容について１つずつ行なわれる。論理演算のワード
デイジツトの数の増加は単にモジユール３２のマトリツ
タスの行の数を増加することにより達成され、演算され
るべき連想ワードの数はモジユール３２のマトリツクス
の列の数を増加することにより増加される。演算処理中
のクロツクパルス間隔の数は一定のままで、モジユール
３２の１方のバス３５（または３９）に接続されたメモ
リ素子３３の数に等しい〇算術演算を行なう連想記憶装
置（第４図）の動作を加算演算の具体例によつて以下説
明する。

ここで２つの２進ワード１０１と０１１の場合を仮定す
る。第１のワードはレジスタ３に置かれる。第２のワー
ドはモジユール３２の適当なバス３５に接続されている
メモリ素子３３に書込まれたコード００００１０００と
してモジユール３２の１つに蓄積されている。すなわち
［１」コードは対応するバス３５と数０１１のアドレス
バス３４の交点における素子３３に蓄積され、このバス
３５に接続された他のすべての素子３３はコード「０」
を蓄積している。たとえばデコーダ２５から制御される
回路７の各群８によりレジスタ３の出力１０と１１から
レジスタ６にコード１１１が置かれる。マスクコード１
１０はレジスタ２２に書込まれる。レジスタ６と２２の
出力信号は回路１５の群１６を通つてデコーダ１４の入
力に達し、これがこのデコーダ１４の１１１，１０１，
０１１，００１出力の付勢を行なう。デコーダ１４の出
力からのコード１０１０１０１０はレジＺ３スタ５４の
フリツプフロツプ５５の入力５６に送られ、レジスタ３
の出力５８からフリツプフロツプ５５の入力５７に５個
のパルスが印加されたとき５個所を周期的に次々と桁送
りされる。

レジスタ３は前記の米国特許により設計されていなけれ
ばならない。コード０１０１０１０１がフリツプフロツ
プ５５の出力に現われる。このコードによリモジユーノ
レ３２のＯ番目、２番目、４番目、６番目のバス３４が
付勢される。第２の加数００００１０００を蓄積してい
るモジユール３２のバス３５は「０」信号を生じ、和の
第１デイジツトが回路４７を介してレジスタ４６の入力
に送られる。

（４個の「Ｏ」信号はデイテクタ４３によりゼロ信号と
して検出されるものとする）さらに、レジスタ２２のコ
ードが周期的に桁送りされて１０１にされ、デコーダの
出力にコード１１００１１００が現われる。

このコードもレジスタ５４により５個所にわたり（５桁
）桁送りされて０１１００１１０にされ、選択されたバ
ス３５が「０」信号である和の第２デイジツトを生じる
。第３クロツクパルス間隔でレジスタ２２におけるコー
ドが再び周期的に桁送りされて０１１にされ、コード１
１１１００００がデコーダ出力に現われ、このレコード
はレジスタ５４により５桁だけ桁送りされて１００００
１１１にされ、「０」信号の和の第３デイジツトが選択
されたバス３５に現われる。記憶装置のアクセス時間の
３クロツクパルス間隔中に２つの３デイジツトワードが
加算される。語長の長いワードはいくつかのデイジツト
群に分割される。（実施例の場合は３デイジツト）各群
内部の加算すなわち群から群への桁上げを考慮しない全
ワードの加算はクロツクパルス間隔中に起り、クロツク
パルスの数は各群におけるデイジツトの数に等しい。群
の間の桁上げは次のように行なわれる。レジスタ３内の
コード（この例では１１１，１１０，１０１，１００）
を超過した数のフリツプフロツプ５５は「１」状態にセ
ツトされ、モジユール３２の第４，５，６，７番目のバ
ス３４はレジスタ５４の出力においてコード１１１１０
０００に従つて付勢され、桁上げ信号が選択されたバス
３５に現われる。（実施例においてはこの信号は「Ｏ］
すなわちこの群に桁上げはない）桁上げ信号は回路４７
を介してバス３５からレジスタ４６の入力に印加され、
レジクノ スタの出力から次の上位桁デイジツト群のレジスタ３の
計数入力に送られる。

桁上げ信号を作るのに必要なクロツクパルス間隔の数は
最大で群数から１を引いた数に等しい。従来の加算器と
同様に、減算動作は第２加数の複数コードによる加算動
作とすることが好ましい。

また乗除は連続的な加減動作に代えた方が好ましい本発
明は算術演算および論理演算を実行する連想記憶装置の
性能を従来の装置に比較して１桁または２桁以上も改善
することができ、総合コストパフオーマンスを幾何級数
的に向上させることができる。

【図面の簡単な説明】

第１図は本発明による連想記憶装置の構成説明図、第２
図は入力レジスタの機能構成説明図、第３図は並列論理
演算を実行する連想記憶装置におけるデータ蓄積ユニツ
トの機能構成説明図、第４図は算術演算を実行する連想
記憶装置におけｚデータ蓄積ユニツトの機納構成説明図
である。 １・・・・・・入力レジスタ、２・・・・・・レジスタ
１のフリツプフロツプ、３・・・・・・レジスタ１のフ
リツプフロツプ２の群、４・・・・・・尋問レジスタ、
５・・・・・ルジスタ４のフリツプフロツプ、６・・・
・・・レジスタ４のフリツプフロツプ５の群、７・・・
・・・一致回路、８・・・・・・回路７の群、９・・・
・・・回路７の第１入力、１０・・・・・・フリツプフ
ロツプ２の順出力、１１・・・・・・フリツプフロツプ
２の逆出力、１２・・・・・・フリツプフロツプ５の順
入力、１３・・・・・・フリツプフロツプ５の逆入力、
１４・・・・・・尋問デコーダ、１５・・・・・・０Ｒ
回路、１６・・・・・・回路１５の群、１７・・・・・
・回路１５の第１入力、１８・・・・・・フリツプフロ
ツプ５の順出力、１９・・・・・・フリツプフロツプ５
の逆出力、２０・・・・・・マスクレジスタ、２１・・
・・・ルジスタ２０のフリツプフロツプ、２２・・・・
・・フリツプフロツプ２１より成るシフトレジスタ、２
３・・・・・・フリツプフロツプ２１の順出力、２４・
・・・・・回路１５の第２入力、２５・・・・・・演算
デコーダ、２６・・・・・・デコーダ２５の第１出力、
２７・・・・・・デコーダ２５の第２出ヵ、２８・・・
・・・回路７の第２入力、２９・・・・・・データ蓄積
ユニツト、３０・・・・・・ユニツト２９の尋問バス、
３１・・・・・・ユニツト２９の制御入力、３２・・・
・・・アドレスメモリモジユール、３３・・・・・・モ
ジユール３２のメモリ素子、３４・・・・・・モジユー
ル３２のアドレスバス、３５・・・・・・モジユール３
２の出力デイジツトバス、３６・・・・・・モジユール
３２のデータ書込制御入力、３７・・・・・・モジユー
ル３２のデータ読出制御入力、３８・・・・・・モジユ
ール３２の情報入力、３９・・・・・・モジユール３２
の書込デイジツトバス、４０・・・・・・モジユロ２加
算器、４１・・・・・・加算器４０の第１入力、４２・
・・・・・加算器４０の第２入力、４３・・・・・・デ
イテクタ、４４・・・・・・出力レジヌタ、４５・・・
・・・レジスタ４４のフリップフロップ、４６・・・・
・ルジスタ４４のフリツプフロツプ４５の群、４７・・
・・・・マルチ入力０Ｒ回路、４８・・・・・・回路４
７の第１入力、４９・・・・・・追加の一致回路、５０
・・・・・・回路４９の群、５１・・・・・・回路４９
の第１入力、５２・・・・・・回路４９の第２入力、５
３・・・・・・回路４７の追加入力、５４・・・・・・
シフトレジスタ、５５・・・・・・レジスタ５４のフリ
ツプフロツプ、５６・・・・・・フリツプフロツプ５５
の情報入力、５７・・・・・・フリツプフロツプ５５の
クロツクパルス入力、５８・・・・・・レジスタ１の制
御出力。

Claims (1)

1. 【特許請求の範囲】 １ ２進信号の所定数の組合せから成るマルチディジッ
   ト連想ワードの形で与えられた属性情報の探索と論理演
   算を実行するための連想記憶装置であつて；２進信号の
   所与組合せの第１オペラランドのコードを受信蓄積する
   ため第１オペランドコードの２進信号の数に等しいフリ
   ップフロップ２が群３に分割されて備えられた入力レジ
   スタ１と；入力レジスタ１のフリップフロップ２の数に
   等しいフリップフロップ５を有し且つフリップフロップ
   ５が入力レジスタ１のフリップフロップ２の群３の数に
   等しい数の群６に分割されている２進記号の所与組合せ
   の尋問コードを受信蓄積するための尋問レジスタ４と；
   各群が２つの一致回路７を含み各群８の第１と第２の一
   致回路７の第１入力９がレジスタ１の各フリップフロッ
   プ２の順出力１０と逆出力１１にそれぞれ接続され第１
   と第２の一致回路７の出力が尋問レジスタ４の各フリッ
   プフロップ５の順入力１２と逆入力１３にそれぞれ接続
   されている入力レジスタ１のフリップフロップ２の数に
   等しい数の一致回路７の群８と；尋問コードを変換する
   ための尋問デコーダ１４と；各群が２つのＯＲ回路１５
   を含み各群１６の第１と第２のＯＲ回路１５の第１入力
   １７が尋問レジスタ４の各フリップフロップ５の順出力
   １８と逆出力１９に接続されＯＲ回路の出力が尋問デコ
   ーダ１４の各入力に接続されている入力レジスタ１のフ
   リップフロップ２の数に等しい数のＯＲ回路１５の群１
   ６と；入力レジスタ１のフリップフロップ２に等しい数
   のフリップフロップ２１が備えられ入力レジスタ１のフ
   リップフロップ２の群３の数に等しい数のリングシフト
   レジスタ２２を構成しておりフリップフロップ２１の順
   出力２３が各群１６のＯＲ回路１５の第２入力２４に接
   続されている実行すべき探索操作と係りなく尋問コード
   信号を示す２進信号の所与組合せの形のマスクコードを
   受信蓄積するためのマスクレジスタ２０と；実行すべき
   論理演算に依存して順コードまたは逆コードで入力レジ
   スタ１のフリップフロップ２の出力から尋問レジスタ４
   の各フリップフロップ５の入力への情報転送を制御する
   ためその第１出力２６と第２出力２７が一致回路７の各
   群８における第１と第２の一致回路７の第２入力２８に
   それぞれ接続されている演算デコーダ２５と；各尋問デ
   コーダ１４の出力に接続された尋問バス３０と演算デコ
   ーダ２５の各出力に接続された制御入力３１とを有し属
   性情報に関する算術演算と並列論理演算を実行するため
   のデータ蓄積ユニット２９とをそなえ、前記データ蓄積
   ユニット２９がアドレスメモリモジュール３２を含み、
   アドレスメモリモジュール３２に蓄積された属性情報の
   探索と論理演算を行なうためのマトリックスを形成して
   おり、各モジュールはデータ読出と書込のためのアドレ
   スバス３４と、データ読出のための出力ディジットバス
   ３５と、データ書込制御のための入力３６と、データ読
   出制御のための入力３７と、情報入力３８と、出力ディ
   ジットバス３５の数に等しい数の書込ディジットバス３
   ９とを有し、アドレスメモリモジュール３２のマトリッ
   クスの行の数は入力レジスタ１のフリップフロップ２の
   群３の数に等しく、各マトリックス行のアドレスメモリ
   モジュール３２のアドレスバス３４は尋問バス３０を介
   して各尋問デコーダ１４の出力に接続されており、さら
   にアドレスメモリモジュール３２の書込ディジットバス
   ３９を制御するためのモジユロ２加算器４０を含み、各
   マトリックス行のアドレスメモリモジュール３２は各群
   に２つのモジュールが含まれているように群に分割され
   ており、前記群における１方のアドレスメモリモジュー
   ル３２の出力ディジットバス３５はモジユロ２加算器４
   ０の第１入力４１に接続されこれら加算器出力は同じ群
   内の他方のアドレスメモリモジュール３２の同様な書込
   ディジットバス３９に接続されており、前記マトリック
   ス行のモジユロ２加算器４０の第２入力４２と情報入力
   ３８と各マトリックス列のアドレスメモリモジュール３
   ２のデータ書込制御入力３６とデータ読出制御入力３７
   は演算デコーダ２５の各出力に接続されており、前記デ
   コーダの入力は入力レジスタ１の各フリップフロップ２
   の順出力１０に接続されていることを特徴とする連想記
   憶装置。 ２ 入力レジスタ１のフリップフロップ２の群３がシフ
   トレジスタを構成していることを特徴とする第１項記載
   の記憶装置。 ３ 属性情報の算術演算と並列論理演算を実行するため
   のデータ蓄積ユニット２９がアドレスメモリモジュール
   ３２を含み、アドレスメモリモジュール３２に蓄積され
   た属性情報の探索と論理演算を行なうためのマトリック
   スを形成しており、各モジュールはデータ読出・書込の
   ためのアドレスバス３４とデータ読出のための出力ディ
   ジットバス３５を有し、アドレスメモリモジュール３２
   のマトリックスの行の数は入力レジスタ１のフリップフ
   ロップ２の群３の数に等しく、さらに２進信号の所与組
   合せのデータの記憶場所を検出するためのディテクタ４
   ３を含み、ディテクタ４３の入力は各マトリックス列の
   アドレスメモリモジュール３２の出力ディジットバス３
   ５に接続されており、さらに各アドレスメモリモジュー
   ル３２から読出されたデータを受信蓄積するための出力
   レジスタ４４を含み、前記レジスタ４４は入力レジスタ
   １のフリップフロップ２と同数のフリップフロップ４５
   を有し入力レジスタ１のフリップフロップ２の群３と同
   数の群４６に分割されており、さらにマルチ入力ＯＲ回
   路４７を含み、ＯＲ回路の出力は出力レジスタ４４の各
   フリップフロップ４５の入力に接続されこのＯＲ回路の
   第１入力４８は各マトリックス行のアドレスメモリモジ
   ュール３２の出力ディジットバス３５に接続されており
   、さらに入力レジスタ１のフリップフロップ２の群３の
   数と同数の追加の一致回路４９の群５０を含み、各群５
   ０は２つの一致回路４９を有し第１と第２の一致回路４
   ９の第１入力５１は入力レジスタ１の各フリップフロッ
   プ２の順出力１０と逆出力１１にそれぞれ接続されこれ
   ら一致回路４９の第２入力５２は演算デコーダ２５の各
   出力に接続されこれら一致回路４９の出力は各マルチ入
   力ＯＲ回路４７の追加の入力５３に接続されており、さ
   らに尋問デコーダ１４の出力におけるコードを桁送りす
   るためのシフトレジスタ５４を含み、前記シフトレジス
   タ５４の数は入力レジスタ１のフリップフロップ２の群
   ３の数に等しく、前記シフトレジスタ５４は尋問デコー
   ダ１４の出力の数に等しいフリップフロップ５５を有し
   、各シフトレジスタ５４におけるフリップフロップ５５
   の情報入力５６は尋問バス３０を介して各尋問デコーダ
   １４の出力に接続されており、シフトレジスタ５４のフ
   リップフロップ５５のクロックパルス入力５７は入力レ
   ジスタ１の各制御出力５８に接続されシフトレジスタ５
   ４のフリップフロップ５５の出力は各マトリックス行の
   アドレスメモリモジュール３２のアドレスバス３４に接
   続されていることを特徴とする第１項記載の記憶装置。 ４ 出力レジスタ４４のフリップフロップ４５の群４６
   のそれぞれがシフトレジスタとして構成されていること
   を特徴とする第３項記載の記憶装置。