JPS60101154U - デ−タ出力制御回路 - Google Patents
デ−タ出力制御回路Info
- Publication number
- JPS60101154U JPS60101154U JP19439483U JP19439483U JPS60101154U JP S60101154 U JPS60101154 U JP S60101154U JP 19439483 U JP19439483 U JP 19439483U JP 19439483 U JP19439483 U JP 19439483U JP S60101154 U JPS60101154 U JP S60101154U
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output control
- control circuit
- data output
- printer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は本考案データ出力制御回路のブロック図、第２
図は第１図の回路の動作を説明するためのタイミソグチ
ヤードである。 ３・・・第２のフリップフロップ回路、５・・・ラッチ
回路、１４−・・シフトレジスタ。
図は第１図の回路の動作を説明するためのタイミソグチ
ヤードである。 ３・・・第２のフリップフロップ回路、５・・・ラッチ
回路、１４−・・シフトレジスタ。
Claims (1)
- パラレルな状態でプリンタに送り出される印字データの
送出タイミングを制御するデータ出力制御回路において
、上記印字データを書込信号の入力によりプリンタ側へ
送出開始するラッチ回路と、上記書込信号によるパルス
信号が入力され、クロック信号によりこのパルス信号を
複数段シフトしてから上記ラッチ回路へ印字データの送
出を禁止する禁止信号として印加するシフトレジスタと
、から成り、上記シフトレジスタは上記クロック信号の
タイミングでシフトされるパルス信号シフト中間位置で
ストローブ信号でプリンタへ送出することを特徴とした
データ出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19439483U JPS60101154U (ja) | 1983-12-16 | 1983-12-16 | デ−タ出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19439483U JPS60101154U (ja) | 1983-12-16 | 1983-12-16 | デ−タ出力制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60101154U true JPS60101154U (ja) | 1985-07-10 |
Family
ID=30417849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19439483U Pending JPS60101154U (ja) | 1983-12-16 | 1983-12-16 | デ−タ出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60101154U (ja) |
-
1983
- 1983-12-16 JP JP19439483U patent/JPS60101154U/ja active Pending
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