JPS6010341B2

JPS6010341B2 - 多重通信ライン間で自由走タイマを共有する通信サブシステム

Info

Publication number: JPS6010341B2
Application number: JP56153110A
Authority: JP
Inventors: キン・シ−・ユ−; ゲイリ−・ジエイ・ゴス
Original assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Current assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Priority date: 1980-09-29
Filing date: 1981-09-29
Publication date: 1985-03-16
Also published as: AU7471481A; CA1167986A; JPS57132236A; EP0049160A3; AU543586B2; EP0049160A2

Description

【発明の詳細な説明】この発明は、データ処理システム、特に、所要のタイマ
・インタバルを指示するための通信サプシステムにおけ
るタイミング装置に関するものである。

多くの複数のデータ処理システムにおいて、資源の最適
な使用を確実ならしめるために、仕事処理のタイミング
を効率的にコントロールできることが重要である。

例えば、中央プロセッサにおいてィンタバル・タイマが
手動的に用いられて、その日時の追跡を維持し、所要に
よって周期的に中断させることができる。かくして、こ
れにより、仕事処理のタイムアウト、正常ベースでの通
信ネットワークのボーリング、および日時の記録の如き
機能を遂行することが許容される。多くの先行技術のシ
ステムにおいては、タイマによる中断を受入れたあと、
最大の時間内でタイムアウト状態に応答することは、プ
ロセッサにとって負担である。

待機することは、活性ではない時間の情報の講出しをも
たらすこととなる。したがって、プロセッサは各々のタ
イマで生じた中断に迅速に応答するために正常な処理の
中断を要求される。“入出力システムにおいて用いられ
るインタバル・タイマ”なる名称の米国特許第４０９０
２３ｙ影こは、タイム・ィンタバルを規定するため、プ
ロセッサで設定されたカウントを蓄積するためのプリセ
ット・レジスタ、該ブリセット・レジスタに結合され、
それからのカウントを受入れるためのィンタバル・カウ
ンタ、および、該ィンタバル・カウンタに結合されたロ
ールオーバ・カウンタが含まれたタイマ・ユニットが記
述されている。

該タイマ・ユニットは、プリセット・レジスタによつて
特定されたタイマ・ィンタバルの各々の完了を検知する
と、優先度ネットワ−クに対して中断要求を発生させる
。このタイミング・システムにあっては、プリセット・
レジスタと多くのカウンタとを必要とする。また、単一
のプロセッサはカウントの開始をさせねばならないし、
単一の中断信号に対する応答もすることとなる。メモリ
に蓄積されたチャネル・コントロール・ブロックの使用
を通じ、通信ラインをコントロールするマイクロプロセ
ッサの使用によって、所要のハードウェアは減少される
。

このようなシステムは、“チャネルに対するコントロー
ル・ブロックを用いた通信処理システムにおけるデータ
伝送のためのコントロール・システム”なる名称の、米
国特許第４１３３０３び号‘こ記述されている。しかし
ながら、このシステムは、処理されうる通信ラインの数
を限定することにより、そのスループツトが制限される
。ここで参照されたものは本出願人が承知しているとこ
ろであり、当該技術の水準について読者に知らしめるた
めに供されたものであって、この発明に対して最も近い
参照を示したものではないことが理解されるべきである
。

いかなる探索も本出願人によってなされたことはない。
したがって、この発明の目的は、プロセッサに余り負担
をかけることのないタイミング・システムをもった通信
サプシステムを提供することにある。この発明の別異の
目的は、ハードウェアをそれ程必要とはしないタイミン
グ・システムをもった通信サブシステムを提供すること
にある。

この発明の更に別異の目的は、時を合せる変数の個数を
制限しないタイミング・システムをもった通信サブシス
テムを提供することにある。

本発明におけるデータ処理システムには、全てシステム
。バスに共通に結合され「中央処理ユニット、壬〆モリ
および通信サプシステムが含まれている。通信サブシス
テムには、チャネル番号によって固定された通信チャネ
ルを介し、ライン。アダプタを通して通信コントローラ
に結合された多くの装置が含まれている。信通サブシス
テムには、通信チャネルと共有メモ川こ通信するための
ラインＧマイクロプロセッサ；および、共有メモリと、
また〜システム・バスを介して中央処理ユニットと主メ
モリと通信するための１／０マイクロプロセッサ；そし
て「自由走タイマが含まれている。

通信チャネル。

コントロ−ル。プログラム（ＣＣＰ）は、ランダム・ア
クセス・メモ川こ蓄積されている。

ＣＣＰは、ライン。マイクロプロセッサと関連して、通
信チャネルを活性的にコントロールする。ＣＣＰはライ
ン・マイクロプロセッサに対して、所定時間周期のあと
で所定のチャネル番号の質問をする。所定のＣＣＰルー
チンを要求することを指示する。ライン。マイクロプロ
セッサは、所定の時間周期を示す２進カウント、および
「チャネル番号の共有メモ川こおける１／０マイクロプ
ロセッサのメイルボツクスに対して、１／０マイクロプ
ロセッサがライン内でとるべき動作を示す動作コードを
蓄積する。１／０マイクロプロセッサは、次いで、ライ
ン・マイクロプロセッサによって中断され、１／○マイ
クロプロセッサのメイルボツクスに対するライン内に蓄
積された情報が読出される。

１／０マイクロプロセッサは、自由走タイマの現在の時
間を「１ノ○マイクロプロセッサのメイルポツクスに対
するラインから読出された２進カウントに加え、これも
またメィルボツクスから読出されたチャネル番号に関連
するランダム・アクセス・メモリの位置内の時間遅延の
結果を蓄積する。

１／○マイクロプロセッサは、次いで、自由走タイマが
このチャネルのために操作されていることを示すタイマ
操作フラグをセットし、１／０マイクロプロセッサのメ
ィルボックスに対するラインを解放する。

その背後にある１／０マイクロプロセッサは、自由走タ
イマの現在の時間を、自由走タイマ・モード‘こおいて
操作される各々のチャネル番号のための時間遅延の結果
と比較し「また自由走タイマ出力の２進値が時間遅延
の結果に等しいか、または「これより大きいとき１こは
、タイマ操作フラグをリセットする。

１／０マイクロプロセッサは、また、このチャネル番号
と関連したアドレス位置でランダム・アクセス。

メモリに蓄積されたタイマ敷作コ‐一ドをコマンドりゞ
ィトで蓄積する。自由走タイマ出力の２進値が時間遅延
の結果に等しいか、またはこれより大きいとき、次の時
点で１／０マイクロプロセッサは、このチャネル番号に
ついてコマンド・バイトのテストがタイマ動作コードを
示していることの質問をする。この結果ｔｌ／○マイ
クロプロセッサは、チャネル番号、コマンド・コード、
および、共有メモリ内の軍／０対ライン。マイクロプロ
セッサのメイルボックスのアドレス位置におけるタイム
アウト条件を示す理由コードを蓄積する。ライン‘マイ
クロプロセッサは１／０対ラインマイクロプロセッサの
メィルボックスに質問を出して、所定のＣＣＰルーチン
を要求する。ライン・マイクロプロセッサは、各々の通
信チャネルのための時間遅延数を設定する。

１／０マイクロプロセッサは各々の時間遅延を処理し、
これらの時間遅延が各々の通信チャネルに対して生起し
た時を指示する。

その構成、操作方法の双方に関し、この発明の特色と信
じられる新規な特徴は、更に別異の目的および利点と共
に、添付図面に即して考察するとき、以下の説明から、
より良く理解される。

しかしながら、図面の各々は例示と説明だけのためのも
のであって、この発明の限界を規定すべく意図されたも
のでないことが、明らかに理解される。好適実施例の説
明第１図には、全体的なデータ処理システムのブロック
図が示されている。

これには、中央処理ユニットＣＰＵ２、主メモリ４、通
信サブシステム８、および代表的には周辺コントローラ
６が含まれ、全てはシステム・バス１６に共通に結合さ
れている。通信サブシステム８は最大１Ｃ本の通信ライ
ンと共に操作されうるものであって、システム・バス１
６に結合された通信コントローラ１０、および、ライン
・アダプタ・バス１７によって通信コントローラ１Ｗこ
結合されている。

関連装置と一緒にされた複数個のライン・アダプタが含
まれている。代表的には、通信サブ・システムには、Ｒ
Ｓ２３２インタフェースを有するライン・アダプタ１２
、ＲＳ４２２インタフェースを有するライン・アダプタ
１４、またはカレント・ループ・インタフェースを有す
るライン・アダプタ１３が含まれている。

ライン・アダプター４は４００皿のケーブルを駆動させ
る能力をもち、また、ライン・アダプタ１３は１００批
ｔのケーブルを駆動させる能力をつている。ＲＳ２３２
インタフェースについては、１９７９年に、２００１
１ＳＰｅｅｔ，Ｎ，Ｗ．，Ｗａｓｈｉｎｇｏｎ，Ｄ
Ｃ．の、Ｅｌｅｃｔｒｏｎｉｃｓｌｎｄ雌ｔｒｉｅｓ
ＡｓｓＭｉａｔｊｏｎによつて発行された“ＥＩＡＲ
Ｓ−２３次”に説明されている。

ＲＳ４２２インタフェースについては、１９７５年に、
これもまた上記のＥｌｅｃｔｒｏｎｉｃｓｌｎｄ船ｔ
ｒｉｅｓ松ｓＭｉａｔｉｏｎによって発行された“ＥＩ
ＡＲＳ−４２２’’に説明されている。

カレント・ループ・インタフェースについては、１９６
７年１２月に、ＡＴ＆Ｔによって発行された‘‘ Ｂｅ
ｌｌＳｙｓｔｅｍＣｏｍｍｕｎｉｃａｔｉｏｎ −
ＴｅｃｈｎｉｃａｌＲｅｆｅｒｅｎｃｅ一４５，５９
Ｍ７８畿ｕｄ、ＰｒｉｎにｒＬｉｎｅＣ蛇ｎ船ｌｓ−
ｌｎｔｅｈａｃｅＳｐｅｃｉｆｉｃａｔｉｏｎ”に説明
されている。

通信コントロ−ラ１０と一緒に操作される代表的な装置
には、陰極線管ディスプレイＣＲＴ１８、ダイヤル操作
ユニット（８０１Ｃ）２０、ＭＯＤＥＭ（２０次）２２
、テレタイプ・ユニット．（ＴＴＹ３３）２１、および
ライン・プリンタ２４が含まれている。

ライン・アダプタ１３および１４は、夫々に、８本の同
期ラインについて操作される。

ライン・アダブタ１２は、８本の同期ライン、または６
本の非同期ラインおよび１本の同期ラインについて操作
される。ただし、最大１６本のラインについて操作され
る２個のライン・アダプタのみが通信コントローラ１０
と共に操作されることとなる。第２図には、通信コント
ローラ１０のブロック図が示されており、これには、シ
ステム・バス１６を介してＣＰＵ２および主メモリと共
に通信コントローラ１０の操作をコントロールする１／
０マイクロプロセッサ３６、および、ライン・アダプタ
・バス１７を介してライン・アダプタ１２および１４と
共に通信コントローラ１０の操作をコントロールするラ
イン・マイクロプロセッサ５６が含まれている。１／０
マイクロプロセッサ３６およびライン・マイクロプロセ
ッサ５６は、共有ランダム。

アクセス・メモリＲＡＭ４４を通して相互に通信する。
このメモリ４４には、ライン・コントロール・テーブル
ＬＣＴ、通信コントロール・ブロックＣＣＢおよび多く
のメイルボックスが蓄積されている。装置の各々はＬＣ
Ｔが指定されている。ＬＣＴの半分は受信モードで装置
をコントロールし、ＬＣＴの他の半分は送信モード装置
をコントロールする。同様にして、装置の各々は、主メ
モリ４との各々の受信ブロック伝送のためにＣＣＢが指
定され、また、主メモリ４との各々の送信ブロック伝送
のためにＣＣＢが指定される。ＬＣＴおよびＣＣＢの操
作については、ここで参照される前述の米国特許第４１
３３０３び号‘こ説明されている。ライン・コントロー
ル・テーブルでは、装置のデータ・キヤラクタについて
、そのキヤラクタが奇数または偶数パリティのいずれで
あるかについてのビットの数、用いられているサイクル
冗長チェックＣＲＣの公式および現れてくるＣＲＣバイ
ト、装置の状態、および、チャネル、コントロール・プ
ログラムＣＣＰと共に操作されるべくＬＣＴを可能化さ
せるポィンタが識別される。ＣＣＢでは、送信または受
信される次のキャラクタのためのアドレス位置、および
、カレント・フロックにおける処理のために残っている
キヤラクタの数が主メモリ４に蓄積される。

ＣＣＢでは、また、ＣＣＢが実行されたとき、送信のた
めの最終ブロック、ブロックの完了とともに中断を生じ
させるかどうか、を指示するコントロール．ワード、お
よび、ＣＣＢが完了したときにライン・ステイタスを指
示する多くのステイタス・ビットが蓄積される。４個ま
での受信ＣＣＢおよび４個までの送信ＣＣＢが装置毎に
蓄積される。

プログラマプル・リード・オンリ・メモリ（ＰＲＯＭ）
３８には、１／０マイクロプロセッサ３６と共に操作さ
れるプログラムが蓄積される。

１／０マイクロプロセッサはＰＲＯＭ３８内のアドレス
位置を指示する信号を発生し、この信号を、１／０ペー
ジング・ロジック３４および１／０アドレス・バス６８
を介してＰＲＯＭ３８へと伝送する。

当該アドレス位置における命令は、ＰＲＯＭ３８から１
／０データ・バス７４を介して１ノ○マイクロプロセッ
サ３６へと伝送される。１／０マイクロプロセッサ３６
は当該命令を実行して、１／０データ・バス７４を介し
て次の命令を説出すための、ＰＲＯＭ３８の次のアドレ
ス位置を指示するアドレス信号を発生させる。

作業ＲＡＭ４川まスクラツチパツド・メモリとして１／
０マイクロプロセッサ３６と共に操作されるものであり
、これは、スタツク操作のための可変データの蓄積、即
ち、中断されたマイクロプログラムの復帰アドレスの蓄
積、および、データ処理のための作業をする上での蓄積
をさせるために使用される。

１／０ページング・ロジック３４は、１／０マイクロプ
ロセッサが共有メモリ４４のＬＣＴまたはＣＣＢエリア
をアドレスしたときに１／０マイクロプロセッサ３６か
ら仮想アドレスを受入れて、選択された装置に関連する
特定チャネルのＬＣＴまたはＣＣＢエリアについての位
置を固定するための実アドレスを発生させる。

ページング操作については、“ページング機機”なる名
称の米国特許出願第０００４６３号に説明されている。
バス・インタフェース３０は、主メモリ４およびＣＰＵ
２と一緒の操作のために、通信コントローラ１０をシス
テム・バス１６に結合させる。バス要求、バス告知およ
びバス懐先の操作については、ここで参照される。“デ
ータ処理システムにおけるデータ転送要求を処理するた
めの装置”なる名称の米国特許第３９９３９８１号に説
明されている。バス・インタフェース３０は、また、シ
ステム・バス１６を介して伝送されるデータおよび１／
０コマンドのための蓄積をさせる。ＲＡＭ６０は、通信
チャネルのデータ・ストリームを処理するチャネル・コ
ントロール・プログラムＣＣＰを蓄積する。

ＬＣＴ内のＣＣＰポィンタは、チャネル要求中断がなさ
れているとき、チャネルによって参照されるべく、ＲＡ
Ｍ６０内の次のＣＣＰ位置を指定する。ＣＣＰ‘ま、代
表的には、ライン・マイクロプロセッサ５６を通して、
ライン・アダプタ・インタフェース６６と共有ＲＡＭ４
４との間でのキャラクタ伝送のコントロールをし、冗長
キャラクタの演算チェックをし、そして、最低限の編集
操作をする。ＰＲＯＭ５８には、ライン・マイクロプロ
セッサ５６と共に操作されるプログラムが蓄積される。

ライン・マイクロプロセッサ５６はＰＲＯＭ５８内のア
ドレス位置を指示するアドレス信号を発生させ、ライン
・ページング・ロジック６４およびライン・アドレス・
バス７０を介してＰＲＯＭ５８へと、この信号を伝送さ
せる。当該アドレス位置における命令は、ＰＲＯＭ５８
からライン・データ・バス７２を介してライン・マイク
ロプロセッサ５６へと伝送される。ライン。マイクロプ
ロセッサ５６は当該命令を実行し、ライン・データ・バ
ス７２を介して次の命令を謙出すために、ＰＲＯＭ５８
の次のアドレス位置を指示するアドレス信号を発生させ
る。作業ＲＡＭ５２は、１／０マイクロプロセッサ３６
に対する作業ＲＡＭ４０の如く、ライン・マイクロプロ
セッサ５６のためのスクラツチパツド・メモリとして操
作される。

ライン・ページング・ロジック５４は仮想アドレスを受
入れ、これは、共有ＲＡＭ４４におけるＬＣＴまたはＣ
ＣＢエリアをアドレスするときに実アドレスへと変換さ
れる。

１／０べ−ジング・〇ジツク３４についてと同様に、ラ
イン・ページング・ロジック５４は、いかなる通信チャ
ネル（ラインあたり２チャネル：受信チャネルおよび送
信チャネル）にも関連されたＬＣＴまたはＣＣＢをアド
レスするための単一のプログラムが許容される。

Ｓレジスタ５０は、ＰＲＯＭ５８と共に操作される１バ
イトのインデクス・レジスタである。

休止タイマ６２は、ＲＡＭ６０に対するアクセス数をカ
ウントすることにより、ＣＣＰの操作が長すぎるかどう
かを検知する。アクセスの数が所定数、代表的には１０
止をこえたときには、ライン・マイクロプロセッサ５６
は中断され、ＣＣＰは一時的に励起が止められて、ＣＣ
Ｐの復帰アドレスが作業ＲＡＭ５２内の待合せ列内に蓄
積される。優先スキャン６４は装置アダプタの各々のチ
ャネルに関連したデータ要求を受入れて、動的に変化さ
れる順序でチャネルを操作させるための優先度を設定す
る。

このことは、“リード・オンリ・メモリを用いた、可変
優先度を有する通信マルチプレクサ”なる名称の、米国
特許出願第１９１８７５号、および、“通信マルチプレ
クサ可変優先方式”なる名称の、米国特許出願第１９１
６２９号の、本出願と共になされた出願において説明さ
れている。ライン・アダプタ・インタフェース６６は、
ライン・アダプ夕・バス１７を通して、ライン・アダプ
ター２および１４を通信コントローラ１０‘こ対して結
合させる。

１／０マイクロプロセッサ３６は、ＣＰＵ２から通信コ
ントローラ１川こ対する１／０命令の処理をすること、
および、ライン・マイクロプロセッサ５６と主メモリ４
との間のデータ伝送のコントロールをすることを含む多
くの機能を遂行する。ライン・マイク。プ。セツサ５６
は、ＰＲＯＭ３８と共に、ＣＣＰの解読手段としての作
用をする。バイトが主メモリ４との間で伝送されること
を要求するＣＣＰ命令がライン・マイクロプロセッサ５
６によってデコードされたときは、現に操作されている
チャネルの数が蓄積され、伝送されるデータ・バイトは
共有メモリ４４内のメイルボツクスにおいて主メモリへ
と向けられる。ライン・マイク。プロセッサ５６は、中
断ロジック７８を通じ、１／０マイクロプロセッサ３６
に対して中断を発生させる。これが受信操作であるとき
には、１／０マイクロプロセッサ３６は、ＰＲＯＭ３８
と共に、データ・バイトと同様にチャネル数およびコマ
ンド・コードのため、共有ＲＡＭ４４．内のメイルボツ
クスをアドレスし、また、現在の壬〆モリのアドレスの
ために１／０ページング・ロジック３４を介して、この
チャネルの現在のＣＣＢをアドレスする。１／０マイク
ロプロセッサ３６はアドレスおよびデータ・バイトをバ
ス・インタフェース３０に対して伝送し、ここで、主メ
モリ４のアドレスおよびデータ・バイトは、主メモリ４
への伝送のために、バス要求に応答する告知を待機して
蓄積される。

中断ロジック７８は、また、バス・ィンタフェース３０
からの信号に応答して、１／０マイクロプロセッサを中
断し、通信コントローラ１川こ対してアドレスされたシ
ステム・バス１６の情報を受入れるようにされる。

中断ロジック７８は、また、ＣＣＰ命令の数が所定数を
こえたときに、休止タイマ６２からの信号に応答してラ
イン・マイクロプロセッサ５６を中断させ；優先スキャ
ン６４からの信号に応答してライン・マイクロプロセッ
サ５６を中断させて装置のボーリングを開始させ；また
、装置がボーリングに応答したとき、ライン・アダプタ
６６からの信号に応答してライン・マイクロプロセッサ
５６を中断させる。

１／０マイクロプロセッサ３６は、自由走タイマ３２と
共に、ライン・マイクロプロセッサ５６によって規定さ
れる時間遅延の後に、所定操作の開始をライン・マイク
ロプロセッサ５６に対して指示する。

クロツク・システム７６は、後述される多くのタイミン
グ信号と同様に、１／０マイクロプロセッサ３６および
ライン・マイクロプロセッサ５６のためのフェーズ１お
よびフェーズ２のクロツク信号を発生させる。

１／０マイクロプロセッサ３６は、ＣＰＵ２からの１／
０コマンドを受入れたとき、ＲＡＭ６０に蓄積されてい
るＣＣＰのコントｏールをするために、共有メモリ４４
内のメィルボツクスを通し、ライン・マイクロプロセッ
サ５６に対する１／０命令を発生させる。

このことは、“中央プロセッサからの入出力コマンドに
応答する告知を蓄積するためのランダム・アクセス・メ
モリを用いた通信マルチプレクサ”なる名称の、本出願
と共になされた米国特許出願第１９２１２７号に説明さ
れていいる。トランシーバ（ＸＣＶＲ）４６およびＸＣ
ＶＲ４８は、１／０データ・バス７４をライン・データ
・バス７２から分離させる。同様にして、ＭＵＸおよび
コントロール４２は、１／０アドレス・バス６８をライ
ン・アドレス・バス７０から分離させ、また、共有ＲＡ
Ｍ４４を１／０アドレス・バス６８またはライン・アド
レス・バス７０のいずれかに結合させる。第３図を参照
すると、論理０にあるＬＲＥＡＤＹ−０１またはＬＲＥ
ＡＤＹ−０２は、ライン・アダプタ１２または１４に結
合された通信ラインが優先スキャン６４によるボーリン
グに応答した操作を要求することを指示するものである
。

信号ＬＲＥＡＤＹ−を論理０にさせることで、フリツプ
・フロツプ１００をクロツク信号ＰＲＩＣＬＫ−の上昇
のときにリセットさせる。

論理０にある出力信号ＬＲＤＹＳＹ一はＮＡＮＤゲート
１０２の入力部に印加される。優先スキャン６４の出
力である信号ＳＴＬＯＡＤ一は、ボーリング操作の間は
論理０にあるが、このことは、“リード・オンリ・メモ
リを用いた、可変優先度を有する通信マルチプレクザ’
なる名称の、本願と共になされた米国特許出願第１９１
８７５号に説明されている。フリツプ・フロツプ１０６
は、ＮＡＮＤゲート１０２の出力であるＤ入力信号ＨＴ
ＶＡＬ＋が論理１であることから、クロツク信号ＰＲＩ
ＣＬＫ−の次の上昇のときにセットされる。

これで、出力信号ＵＰ２１ＲＱ−が論理０にされ、これ
によって、ライン・マイクロプロセッサ５６は中断シー
ケンスに入るようにされる。ライン！マイクロプロセッ
サ５６はライン・ページング・ロジック５４を通してラ
イン・アドレス・バス７０へと、アドレス・ラインＵ２
ＡＤＯＯ十００ないしＵかの１５十００上にアドレスＦ
ＦＦ８，６およびＦＦＦ９，６を発生させて、ＰＲＯＭ
５８に蓄積された命令およびＲＡＭ６０１こ蓄積された
ＣＣＰの処理を開始させる。信号ＰＲＳＣＣＰ一は、ラ
イン・ページング・ロジック５４内のアドレス信号ＦＦ
Ｆ８，６およびＦＦＦ９，６に応答するロジックによっ
て論理０にされる。これで、フリツプ・フロツプ１０８
がセットされる。論理０にある信号ＣＣＲＲＵＮ−でフ
リップ・フロップ１０６はリセットされ、ＣＣＰが活性
であることを優先スキャン６４に対して信号する。中断
信号ＵＰ２瓜Ｑ−は論理１にされる。ＣＣＰは通信ライ
ンの操作をコントロールする。

ＣＣＰの各々の命令はＰＲＯＭ６２におけるプログラム
・ルーチンを要求する。ライン・マイクロプロセッサ５
６は、ＣＣＰ命令を実行するためにプグラムリレーチン
の命令を実行する。ライン・マイクロプロセッサ５６が
通信ラインと共にその操作を完了したときには、アドレ
ス０価１，６を発生させる。

ライン・ページング・ロジック５４はアドレス０節１，
６に応答して論理０にある信号ＬＮＭＲＥＦ−を発生さ
せる。デコーダー６４が励起されて、信号ＬＲＱＩＲＱ
−が論理０にされる。これでフリツプ・フロツプ１６６
がセットされト論理０にある出力信号ＵＰＩＩＲＱ−は
１／○マイクロプロセッサ３６を中断モードにする。１
／０マイクロプロセッサ３６は、アドレスＦＦＦ８，６
およびＦＦＦ９，６を発生させる。

１／０ページング・ロジック３４からの信号ＵＩＣＲＩ
Ｑ−はアドレスＦＦＦ８，６に応答して、フリップ・フ
ロップ１６６をリセツトする。

１／０マイクロプロセッサ３６はＰＲＯＭ３８内に蓄積
されたプログラム・ルーチンによりコントロールされて
、ライン・マイクロプロセッサ５６により、共有メモリ
４４内のメィルボツクスに蓄積されたコマンド信号にし
たがってデータ処理がなされる。

ＣＰＵ２は、システム・バス１６を介して１／０コマン
ドを伝送することにより通信コントローラ１０をコント
ロールする。

これらの１／０コマンドで山ＣＴおよびＣＣＢを設定し
、または、ＬＣＴおよびＣＣＢを謙出す。一例として、
１個の入出力コマンドでＣＣＢに主メモリ４のアドレス
をセットする。別異の入出力コマンドで当該ＣＣＢに所
定の範囲をセットする。このような入出力コマンドの操
作は、“中央プ。セツサからの入出力コマンドーこ応答
する告知を蓄積するためランダム・アクセス・メモリを
用いた通信マルチプレクサ”なる名称の、本願と共に出
願された米国特許出願第１９２１２７号に説明されてい
る。入出力コマンドがシステム・バス１６を介してＣＰ
Ｕ２から受入れられたとき、バス・インタフェース３０
‘ま信号ＩＯＣＭＭＤ十を発生させる。

出力信号ＩＯＣＭＭＤ十は、バス・インタフェース３０
からのタイミング信号ＭＹＤＩＯＯ＋の上昇のときにフ
リップ・フロップ１２８をセットさせる。論理０にある
中断信号ＵＰＩＮＭＩ−は、中断ベクトル・アドレスＦ
ＦＦＣ，６およびＦＦＦＤ，６を発生させる１／０マイ
クロプロセッサ３６のマスクされない中断入力端子に対
して印加される。入出力コマンドには、ＰＲＯＭ３８内
のアドレス位置を指定するために１／０ページング・ロ
ジック３４において中断ベクトル・アドレスＦＦＦＣ，
６を修正する機能コードが含まれており、このＰＲＯＭ
３８には、該機能コード‘こよって特定された入出力コ
マンドが実行するプログラムの開始アドレスが蓄積され
ている。中断ベクトル・アドレスＦＦＦＣ，６は１／○
ページング・ロジック３４において信号ＮＭＩＣＬＲ−
を発生させ、フリップ・フロツプ１２８をリセットさせ
る。

休止タイマ６２がタイム・アウトになったとき、フリッ
プ・フロツプ１２６は、休止タイマ６２からのＴＢＯＲ
ＷＬ一信号の上昇でセットされる。

論理０にある中断信号ＵＰがＭＩ−は、中断ベクトル・
アドレスＦＦＦＣ，６およびＦＦＦＤ，６を発生させる
ライン・マイクロプロセッサ５６のマスクされない中断
端子に対して印加される。ＰＲＯＭ５８におけるアドレ
ス位置ＦＦＦＣ，６およびＦＦＦＤ，６の内容で、休止
タイマ６２をタイム・アウトにするためのプログラム・
アドレスが発生される。デコーダ１６４の出力である
信号ＰＴＭＲＳＢ−が論理０にされたとき、タイマの停
止またはＷＡＩＴ命令の間に、フリツプ・フロツプ１２
６はリセツトされる。多くのタィミ‐ングおよびコント
ロール信号が、１／０マイクロプロセッサ３６およびラ
イン・マイクロプロセッサ５６の入力端子に印加される
。

ＣＩおよびぐ２端子に対して印加される信号ＰＩＰＨＺ
Ｉ＋，ＰＩＰＨＺ２十，ＰがＨＺ２十およびＰがＨＺ２
十によって、基本的なタイミングが準備される。Ｆ２端
子に対して印加された信号ＣＫＰＨＺＡ−で、マイクロ
プロセッサの書込みサイクルの間にデータ・バスは可能
化され、また、マイクロプロセッサの講込みサイクルの
間にデー夕・バスは不能化される。

ＨＡＬＴ端子に印加された論理０の信号ＰＩＨＡＬＴ−
およびＰあいＬＴ−は、命令が実行された後でマイクロ
プロセッサを停止させる。Ｒ端子に印加された信号ＭＳ
ＴＣＡＤ−で、パワーがターン・オンされたときにマイ
クロプロセツサは開始される。第４図では、１／０マイ
クロプロセッサ３６（１／０側）、ライン・マイクロプ
ロセッサ５６（ライン側）のいずれか、または、１／０
マイクロプロセッサ３６とライン・マイクロプロセッサ
５６の双方（共有）と共に操作される諸種のメモリのア
ドレス位置が識別されている。

作業ＲＡＭ４０および５２は、１／０アドレス・バス６
８およびライン・アドレス・バス７０から夫々に受入れ
られるアドレス信号０００山６なし、し０班Ｆ，６に応
答している。共有メモリ４４は、１／０アドレス・バス
６８またはライン・アドレス・バス７０から受入れられ
たアドレス信号０４０山６ないし岬ＦＦ，６に応答して
いる。

共有メモリ４４は３，０７２個のアドレス位置を有して
いる：１６本の通信ラインのためのＣＣＢを蓄積する１
，０２４個のアドレス位置、１６本の通信ラインのため
のＬＣＴを蓄積する１，０２４個のアドレス位置、メイ
ルポックスを蓄積する１の固のアドレス位置、および、
余分のＬＣＴを蓄積する残余のアドレス位置である。各
々の通信ラインは６４個のアドレス位置内のＣＣＢ４４
ａと共に操作される：それらは、受信チャネルとしての
通信ラインのための３２個のアドレス位置、および、送
信チャネルとしての通信ラインのための３２個のアドレ
ス位置である。各々の受信チャネルＣＣＢおよび各々の
送信チャネルＣＣＢには、３バイトの主メモリ４のアド
レス位置、２バイトの範囲、１バイトのコントロールお
よび２バイトのステイタスを蓄積するための８バイトが
含まれている。各々のＬＣＴ４４ｃには、受信チャネル
構成およびコントロール情報の３２個のアドレス位置、
および、送信チャネル構成およびコントロール情報の３
２個のアドレス位置が含まれている。ＲＡＭ６０には、
ライン・マイクロプロセッサ５６のコントロールの下に
あるＣＣＰ命令を蓄積するための、アドレス１００山６
なし、し岬ＦＦ，６をもった１６ ※４個の位置が含ま
れている。

ＰＲＯＭ３８は、１ノ０マイクロプロセッサ３６と共に
操作するプログラム命令を蓄積するための、アドレスＦ
４０山６ないしＦＦＦＦ，６をもった３，０７２個の位
置を有している。

ＰＲＯＭ５８は、ライン・マイクロプロセッサ５６と共
に操作するための、アドレスＦＯＯ山６ないしＦＦＦＦ
，６をもった４，０９針圏の位置を有している。各々の
チャネルは４個の８バイトのＣＣＢ４４ｂと関連づけら
れており、このＣＣＢは夫々に、当該チャネルで処理さ
れるべき次のデータ・バイトについての３バイトの主メ
モリ４のアドレス、データ・バイトの数がそのフィール
ドに残る２バイトの範囲、１コントロール・バイトおよ
び２ステイタス・バイトが含まれている。

ＣＣＢコントロール・バイトには、“ステイタス完了時
中断”ビット、“有効ＣＣＢ”ビットおよび“最終ブロ
ック”ビットが含まれている。

ＣＣＢの最終ステイタス・バイトには、下記の事項を指
示するビットが含まれている。

ビット位置（０＝最上位ビット）ＯＣＣＰはＣＰＵ２に中断命令を実行させる。

１このＣＣＢのための中断が生じた。

２データ・サービス・エフー。

３ＣＣＢは実行されて、ステイタスは完了。

４ＣＣＢが使用されないために、ＣＣＢサービス・エ
フ−−５，６ＣＣＰとＣＰＵ２との間のフラグ。

９データ・クロツク・エフー。

１０受信モードにあるとき、範囲は０に等しくない。

ＣＣＢコントロール・ワードの最終ブロック・ビットが
送信モード‘こセット。１１データ・セット・ステイ
タス変更。

１２メモリ４のエラー訂正。

１３無効なメモリ４のアドレス。

１４システム・バス１６のパリテイ・エフー。

１５訂正されないメモリ４のエラー。

１／０マイクロプロセッサ３６およびライン・マイクロ
プロセッサ５６は、共有ＲＡＭ４４内の位置に蓄積され
たメイルボックスによって相互に通信する。

これらのメィルボックス位置の内容は第５図に示されて
いる。通信コントローラ１０は３個のメィルボックスを
使用する；ａブロック・モード・コマンド、ｂライン・マイクロプロセッサ５６に対する１／０マ
イクロプロセッサ３６のコマンド、および、ｃｌ／○
マイクロプロセッサ３６に対するライン・マイクロプロ
セッサ５６のコマンドである。

ＣＰＵ２は、１／０コマンド‘こよつて、ブロック議出
し操作またはブロック書込み操作を開始させる。

メイルボツクスが使用されるとき（Ｆ＝論理０）、入出
力コマンドの結果として、ブロック・モード・コマンド
のメイルボツクスは、ライン・マイクロプロセッサのア
ドレス空間内のアドレスで設定される。これは第１の位
置のアドレスであって、ワード０のビット７であるＤビ
ットが論理０にあるときには共有メモリ４４からのバイ
トを受入れるようにこれ、Ｄビットが論理１であるとき
には当該アドレスから共有メモリ４４へとバイトを送る
ようにされる。ワード０のビット位置３なし、し６は、
ブロック伝送を要求する通信ラインのチャネル数を特定
する。

当該チャネルに関連した共有メモリ４４に蓄積されてい
るＣＣＢは、主メモリ４開始アドレス、および、ブロッ
ク伝送に含まれているブロックにおけるバイトの範囲、
数を特定する。ワード０のピットーであるＲビットが論
理１であるとき、主メモリ４のブロック議出し操作を特
定し、また、論理０であるときは、主メモリ４のブロッ
ク書込み操作を特定する。

ワード０のビット０であるＦビットが１／０マイクロプ
ロセッサ３６によって論理１にセットされてコマンドの
存在が特定され、また、そのコマンドが完了したときに
はライン・マイクロプロセッサ５６によって論理０にリ
セットされる。

ライン．マイクロプロセッサ５６で、フロツク・モード
・コマンド・メイルボツクスのワード０がスキャンされ
る。ワード０のビット０が論理１であるとき、ライン・
マイクロプロセッサ５６はファームウェア・ルーチンを
開始して、チャネル番号を同定し、また、これが議出し
または書込み操作のいずれであるかを規定する。これが
読出し操作であるとき、ＳＴＯＲＥサブルーチンが処理
される。これが書込み操作であるとき、ＬＯＡＤサブル
ーチンが処理される。このチャネル番号のためのＣＣＢ
に蓄積された範囲が０になったとき、ライン・マイクロ
プロセッサ５６は、ワード０のビット０であるＦビット
をリセツトし、このブロック・モード操作を終端させる
。１／０マイクロプロセッサ３６はライン・マイクロプ
ロセッサ５６にコマンドを発し、メィルボツクス２は、
ライン・マイクロプロセッサ５６がとるべき動作と、そ
の動作のための理由を特定する。

ワード０は動作コードを特定する。動作コード００，６
は停止１／０コマンドを特定するものであって、これに
より、ＣＣＰプログラムを止めることによってチャネル
が更に操作されることを防止し、ワード１で特定された
チャネルから、更にデータの発生したチャネル要求の中
断を防止することとなる。動作コード０２，６は、ワー
ド１で特定されたチャネル番号に関連したＣＣＢおよび
ＬＣＴをクリアすることにより、チャネルを初期化させ
る。

動作コード０４，６は、ワード１で特定されたチャネル
に関連したＬＣＴのワード６および７で特定されたアド
レスにおいて、ＣＣＰの実行を開始させる。このＬＣＴ
のアドレスは、初期的には１／０コマンドで、ＣＰＵ２
によって特定される。動作コード０６，６は、通信チャ
ネルからの中断の結果として、ＣＣＰの実行を開始させ
る。当該チャネルのためのＣＣＢは、ＣＣＰの開始アド
レス位置を特定する。１ノ○マイクロプロセッサ３６の
ワード２はライン・マイクロプロセッサのメイルポツク
ス２にコマンドを発して、理由コードを特定する。論理
０にあるビット０はチャネル要求の中断を指示する。ビ
ット１はデータ・セットのスキャン操作を示す。

データ・スキャン・ルーチンでは、現在のステイタスが
、ＬＣＴ１４に蓄積されている古いステイタスと比較さ
れる。その差で、特定のチャネル・ステイタスに変化の
あったことが示される。次いで、ＬＣＴ８の内容により
、ライン・マイクロプロセッサ５６のとる動作が規定さ
れる。ビット２で、ＣＣＰによってセットされたタイマ
６２がタイム・アウトになったことが示される。ビット
７で、受信または送信の、ラインの方向が示される。

ライン・マイクロプロセッサ５６で、ワード１のＦビッ
トが読出される。

ビット０が論理１であるとき、ライン・マイクロプロセ
ッサ５６でワード０が謙出され、動作コードで特定され
たサブルーチンへと分岐される。動作が完了したとき、
ワード１のビット川ま論理１にリセットされる。ライン
・マイクロプロセッサ５６は１／０マイクロプロセッサ
に対してコマンドを発し、メィルボツクス３は操作のた
めのライン・アダプタ１２または１４による要求の間は
活性状態にあり、ライン・マイクロプロセッサ５６をし
て、メイルボツクス３に蓄積されているコマンドによっ
て特定されたＣＣＰ命令の処理操作を開始させるように
する。メイルポツクス３におけるワード０の、論理１に
あるビット位置０は、メイルボツクス３のワード１に蓄
積されたチャネル番号のＣＣＢによって特定されたアド
レスにおける主メモリ４のコマンドから謙出されたロー
ドＤＭＡを特定する。

メモリから読出されたデータ・バイトは、１／０マイク
ロプロセッサのメイルボツクス３に対するライン・マイ
クロプロセッサ５６のコマンドのワード２に蓄積される
。ライン・マイクロプロセッサ５６は、各々のデータ・
バイトが１／０マイクロプロセッサ３６のコントロール
の下にあるメィルボツクスに蓄積されているとき、ＣＣ
Ｐにしたがってデータ・バイトの処理をする。論理１に
あるワード０のビット位置１で、ワ−ド１に蓄積された
チャネル番号のＣＣＢによって特定されたアドレスにお
いて、ＤＭＡの蓄積の、主メモリ４への書込みが特定さ
れる。

データ・バイトは、ライン・マイクロプロセッサ５６の
コントロールの下にメィルポツクス３のワード２に蓄積
されており、また、１／０マイクロプロセッサ３６のコ
ントロールの下に、システム・バス１６を介して主メモ
リ４に伝送される。論理１にあるワード０のビット位置
２は、次のブロックを得ることＧＮＢのコマンドを特定
する。

これは、１／０マイクロプロセッサ３６に対して、ブロ
ック伝送が完了し、ＣＣＢのコントロール・フィールド
をクリアすべきことを指示する。論理１にあるワード０
のビット位置３は、１／０マイクロプロセッサ３６がＣ
ＰＵ２を中断するようにし、また、論理１（ＧＮＢ）に
あるビット位置２と関連して、ＣＰＵ２からの１／０コ
マンドで別異のブロック伝送のためのＣＣＢをロードす
るようにされる。

論理１にあるワード０のビット位置４は、１ワードのバ
ックスベース操作を指示する。

ＣＲＴＩ８のオペレータはキャラクタの訂正をしようと
する。論理１にあるワード０のビット位置５は、タイマ
３２が“オン”状態にあることを指示する。

論理１にあるワード６のビット位直６は、初期化操作を
指示する。論理１にあるワード０のビット位置７は、ラ
インをバック・アップすることを指示する。

ＣＲＴ１８のオペレータはラインの訂正をしようとする
。ワード３のビット位置０は、特別な２００ミリ秒の休
止タイマ６２の操作を指示する。

第６図は、自由走タイマ３２のロジック図である。

クロック・システム７６は、５０ミリ秒間は論理１で、
５０ミリ秒間は論理０であるような自由走の方形波信号
を発生し、これはフリツプ・フロツプ４００のＤ端子に
印加される。ＣＫＰＨＺＢ＋なるクロック信号は、代表
的には５００ナノ秒毎に上昇して、クロック端子に対し
て印加される。フリツプ・フロツプ４００の出力である
信号ＴＭＲＣＮＴ一は、およそ１００ミリ秒毎に上昇し
、カウンタ４０２のクロック端子に印加される。カウン
夕４０２および４０４は、出力信号ＴＩＭＥＯＯ＋ない
しＴＩＭＥ０７十によって２進カウントを用意する。デ
コーダ４０６は、１／０ページング・ロジック３４がア
ドレス信号０岬Ｃ，６を受入れたときに可能化される。

これによって、信号ＵＩＡＤ１２十およびＵＩＡＤ１３
十は論理１に、また、信号ＷＭＲＥＦ十，ＶＩＡＤ１４
十，およびＵＩＡＤ１５十は論理０にされる。クロツク
信号ＣＫＰＨＺＤ−が論理０にあるとき、出力信号ＦＴ
ＭＲＳＢ一は論理０にされて、ドライバ４０８および４
１０を可能化させる。これにより、カウンタ４０２およ
び４０４の出力が信号ＵＩＤＢＯＯ＋ＴＲないしＵＩＤ
Ｂ０７十ＴＲとして１／０データ・バス７４上に出され
て、作業ＲＡＭ４０内でアドレス位置ＸＸＦＣ，６に蓄
積されるようにする。１／０ページング・ロジック３４
は、カゥンタ４０２および４０４の出力を蓄積するため
に、各々のチャネル番号についてアドレス位置ＸＸＦＣ
，６を発生させる。

第７図は、自由走タイマ３２の操作についてのフロウ・
チャートである。

ライン・マイクロプロセッサ５６は、ＣＣＰからの２進
値の受入れおよぴロード・タイマ操作の実行のコントロ
ールをする。その２進値は、ライン・マイクロプロセッ
サ５６が所定の操作を遂行したあとの時間量、代表的に
は通信チャネルの１スキャンである。ＣＣＰは、ライン
・マイクロプロセッサ５６がＲＡＭ６０からのブロック
４２０で受入れられる、自由走タイマ３２の操作をロー
ドすることを要求する。ライン・マイクロプロセッサ５
６のコントロールの下に、共有メモリ４４内のメィルボ
ツクス３は下記の如くにブロック４２２でロードされる
。

ワード０は、タイマ操作を指示する０も６コマンド・コ
ードでロードされる。ワード１は、質問される通信チャ
ネルのチャネル番号でロードされ、フラグ。ビットＦが
セットされる。ワード２は、２進値でロードされる。１
／０マイクロプロセッサ３６がこの通信チャネルのため
にタイマ操作を停止させようとするときには、この２進
値は０である。

フロツク４２４において、１／０マイクロプロセッサ３
６は中断され、ライン・マイクロプロセッサ５６はその
ＣＣＰ操作を再開する。

ライン・マイクロプロセッサ５６はアドレス０岬１，６
を発生させる。第３図のデコーダ１６４は、アドレスＦ
１，６に応答して出力信号ＬＲＱＩＲＱ−を発生させ、
これでフリツプ・フロツプ１６６をセットし、また、中
断信号ＵＲＩＩＲＱ−を論理０にする。１／０マイクロ
プロセッサ３６は中断信号ＵＰ１ｍＱ−に応答して中断
ベクトル・アドレスＦＦＦ８，６およびＦＦＦ９，６を
発生させる。

ＰＲＯＭ３８内のアドレス位置ＦＦＦ８，６およびＦＦ
Ｆ９，６の内容でＰＲＯＭ１８内のＩＲＱＨａｎｄ１ｅ
ｒＲｏｕｔｉ肥が指定され、ブロック４２６において、
メイルボツクス３のワード１が謙出され、１／０ページ
ング・ロジック３５のレジスタ（図示されない）にチャ
ネル番号が蓄積される。メイルボツクス３のワード０が
謙出され、１／○マイクロプロセッサ３６は勤作コ−ド
０４，６に応答してブロック４２８におけるタイマ開始
操作に分岐される。

ブロック４３０において、タイマの値はメイルボックス
３のワード２から謙出されて、１／０マイクロプロセッ
サ３６のＡアキュムレータに蓄積される。

ワード２におけるタイマの値が２進０でなかったときに
は、ブロック４３２において、カウンタ４０２および４
０４の出力（第６図）を、１／０アドレス・バス６８を
介してアドレス０畑Ｃ，６を発生させることにより、１
ノ○マイクロプロセッサ３６のＢアキュムレータにロー
ドする。

これで、デコーダ４０６の出力信号ＦＴＭＲＳＢ−は論
理０にされて、ドライバ４０８および４１０が可能化さ
れ、そして、信号ＵＩＤＢＯＯ＋ＴＲないしＵＩＤＢ０
７十ＴＲは１／０データ・バス７４を介して１／０マイ
クロプロセッサ３６のＢアキユムレータに伝送される。
ＡアキュムレータとＢアキュムレータとの内容が加えら
れて、その結果は作業ＲＡＭ４０内のタイマ・カウント
位置に蓄積される。ワード１に蓄積されたチャネル番号
のためのタイマ操作のフラグ・ワードは作業ＲＡＭ４０
から読出され、タイマ操作のフラグ・ビットはブロック
４３６においてセットされる。

メイルボックス３のワード２内のタイマの値が２進０に
等しいとき、このチャネル番号のためのタイマ操作は、
作業ＲＡＭ４０内のこのチャネル番号のためのタイマ操
作フラグ・ビットをリセツトすることにより、ブロック
４３４においてターン・オフされる。

ブロック４３８において、フラグ・ビットＦはメイルボ
ツクス３のワード１内でリセットされ、１／０マイクロ
プロセッサ３６はその中断操作を再開する。

フラグ・ビットＦ＝０は、メイルボツクス３が使用でき
ることをライン・プロセッサ５６に対して指示する。ブ
ロック４４０においてバックグラウンド・モード‘こあ
る１／０マイクロプロセッサ３６は、作業ＲＡＭ４０内
のスキャン・チャネル位置に蓄積されたチャネル番号を
謙出し、そのチャネル番号を増加させ、増加されたチャ
ネル番号を１／０ページング・ロジック３４内のレジス
タ（図示されない）に蓄積する。

ブロック４４２において、タイマ操作フラグ・ワードが
作業ＲＡＭ４０から読出されて、そのフラグ・ビットが
テストされる。

ブロック４４４において、タイマ操作フラグ・ビットが
セットされていて、このチャネル番号が自由走タイマ３
２のモー日こあることを指示しているときは、１／Ｏマ
イクロプロセッサ３６はアドレス０価Ｃ，６を発生させ
て、カウンタ４０２および４０４の出力を１／０マイク
ロプロセッサ３６のＡアキユムレータにロードする。作
業ＲＡＭ４０内のタイマ・カウント位置の内容がＡアキ
ュムレータの内容から減ぜられ、その結果の符号ビット
がテストされる。ブロック４５０において、その結果が
負数であるときは、タイマ・カウント位置の内容はカウ
ンタ４０２および４０４の出力よりも大きく、１／０マ
イクロプロセッサ３６は、次のチャネルのためのバック
グラウンド・モードに戻るのに先立って、チャネルにつ
いての残りの機能を遂行する。フロツク４４６において
、その結果が正数であってタイム・アウトの状態を指示
しているときには、タイマ操作フラグはリセツトされ、
１０，６なる動作コードは作業ＲＡＭ４０内のコマンド
・バイト位置に箸穣される。

フロツク４４８において、１／０マイクロプ。セッサ３
６は残りの機能を遂行して、バックグラウンド・モード
‘こ戻る。フロツク４４２において、タイマ操作バイト
がセットされていないときは、ブロック４５０において
、１／０マイクロプロセッサ３６は勤作コ−ドのための
作業ＲＡＭ４０内のコマンド・バイト・レジスタの内容
を説出す。動作コードが１０・６であって、このチャネ
ル番号が１／０マイクロプロセッサ３６によって処理さ
れた以前の時点でタイムアウトが生じたことを指示して
いるときは、ブロック４５２において、理由コード２０
，６はメィルボツクス２のワード２に蓄積されて、タイ
マ操作を指示する。チャネル番号およびフラグ・ビット
、Ｆ＝１、はメイルボツクス２のワード１に蓄積される
。フロック４５６において、タイムアウト動作コードは
作業ＲＡＭ４０のコマンド・バイト内でリセツトされ、
１／０マイクロプロセッサ３６はバックグラウンド・モ
ードに戻る。ブロック４６２において、バックグラウン
ド・モードにあるライン・マイクロプロセッサ５６は、
メィルボックス２のワード１を謙出す。

フラグ・ビットＦがセットされておらず、１／０マイク
ロプロセッサ３６がライン・マイクロプロセッサ５６の
ためのメッセージを有していないことを指示していると
きは、ライン・マイクロプロセツサ５６はバックグラウ
ンド・モードに連続して存在する。ブロック４６６にお
いて、メイルボツクス２のワード１のフラグ・ビットが
セットされて、１／○マイクロプロセッサ３６がメッセ
ージを有することを指示しているときは、チャネル番号
はライン・ページング・ロジック５４のチャネル番号レ
ジス夕（図示されない）に蓄積される。

ブロック４６８において、メイルボツクス２のワード２
が読出され、理由コード２０，６は作業ＲＡＭ５２内の
理由コード位置に蓄積される。ブロック４７０において
、メイルボツクス２のワード０がコマンド・コードのた
めに蓄積される。コマンド−コードが０６，６であって
、自由走タイマ３２からの１／０操作の開始を指示して
いるとき‘ま、ブロック４７２において休止タイマ６２
が０にリセットされ、ブロック４７４において、自由走
タイマ３２で要求されるＣＣＰのタイムアウトが実行さ
れる。下記のロジック回路は、Ｔ．１・社によるＴＴＬ
ＤａｔａＢ皿ｈｂｒＤｅｓｉ飢Ｅｎｇｎｅｅｒｓ、第２
版、版権１９７６王、に記述されている。

フリジプ．フロップ１００，１２８７４Ｓ
７４１０６７４ＬＳ７４１０８，１２６，１
６６７４ＬＳＩ１２４００７４ＬＳ７４デコータ１６４７４ＬＳＩ３８４０
６７４ＳＩ３８４０８，４１０７４Ｌ
Ｓ２４１マイクロプロセッサ３６および５６は、則ｘ２０９１２，Ｐｈｅｏｎｉｘ，〜ｉｚｏ岬のＭｏｔ
ｏｒｏｌａ社による、ＴｈｅＣｏｍｐｌｅｔｅ
ＭｉｃｒＭｏｍｐｕｔｅｒＤａｔａＣａｔａｌｏｇ、
版権１９７８年、に記述されたＭｏｔｏｒｏｌａ６８０
船回路である。

この発明の好適実施例について、図示し、説明してきた
けれども、当業者にとっては、上述された発明に影響が
あるように多くの改変、惨正を具現することができ、そ
れでもなおこの発明の範囲内にあるものである。

かくして、上述された要素の多くのものは別異の要素で
変換または置換されうるものであり、同効を生じ、また
、この発明の精神の内に入るものである。したがって、
この発明は特許請求の範囲の項で指示された事項によっ
てのみ制限されるものである。

【図面の簡単な説明】

第１図は、データ処理システムの全体的なブロック図で
ある。第２図は、通信コントローラ１０の全体的なブロック図
である。第３図は、１／０マイクロプロセッサ３６およ
びライン・マイクロプロセッサ５６の中断ロジックのロ
ジック図である。第４図は、通信コントローラ１０にお
けるリード・オンリ・メモリおよびランダム・アクセス
・メモリのアドレス位置を示すものである。第５図は、
共有メモリ４４内のメィルボックスのレイアウトを示す
ものである。第６図は、自由走タイマ３２のロジック図
である。第７図は、通信サブシステムにおける自由走タ
イマ操作のブロック図である。２・・・・・・中央処理
ユニット、４・・・・・・主メモリ、６……周辺コント
ローラ、８…・・・通信サブシステム、１０・・・・・
・通信コントローラ、１２，１３，１４……ラインアダ
プタ、１６……システム・バス、１７・・・・・・ライ
ンアダプタバス、１８・・・・・・陰極線管ディスプレ
イＣＲＴ、２０・・・・・・ダイヤル操作ユニット、２
１・・・・・・テレタイプ装置、２２・・・・・・モデ
ム、２４……ライン・プリンタ、３０……バス‘インタ
フェース、３２……自走タイマ、３４……１／０ページ
ング・ロジック、３６……１／０マイクロプロセッサ、
３８・・・・・・プログラム可能な議出し専用メモリ（
プログラムＲＯＭ）、４０・・・・・・作業用ランダム
・アクセス・メモリ（作業用ＲＡＭ）、４４・・・・・
・共有ランダムアクセスメモリ（共有ＲＡＭ）、５０・
・・・・・Ｓレジスタ、５２・・・・・・作業用ＲＡＭ
、５４……ライン・ページング・ロジック、５６……ラ
インマイクロプロセッサ、５８…・・・プログラムＲＯ
Ｍ、６０…・・・ＲＡＭ、６２・・・…休止タイマ、６
４・・・・・・優先スキャン、６６．．・．．・フイン
・アダブタ・インタフェース、６８……１／０アドレス
・バス、７０……ライン・アドレス・バス、７２……ラ
イン・データ・バス、７４……１／０データバス、７６
……クロツク・システム、７８・・・・・・中断ロジッ
ク。ｆ７くＱヱ‐ Ｆ７上Ｑ２１（〇ｆ７上○２．でＯＪＦ打Ｑ３．「ＯＪｆ７上○３．（ｂＪｆ７上○４．」Ｆ丸９６．ｒｏＪＦで上○６．（ｂ）ｆ７（Ｑ６ｆコ（ＱＺｒｏＪｆ７（ｑＺ仏Ｊｆ７とＱ２・ｒＣＪ

Claims

【特許請求の範囲】１データ・バイトを伝送するための通信サブシステム
において：複数個の通信チヤネルを含み；前記データ・バイトの伝送のコントロールのため、およ
び、前記複数個の通信チヤネルの各々のための複数個の
タイムアウト状態を指示する複数個の２進カウント信号
を発生させるために結合された通信マルチプレクサであ
って、これには：一連のタイミング信号を発生させるた
めの自由走タイマ手段；前記複数個の通信チヤネルの１
個のための前記複数個の２進カウント信号の１個、およ
び、中断信号を発生させるためのライン・マイクロプロ
セツサ手段；前記ライン・マイクロプロセツサ手段およ
び前記自由走タイマ手段に結合されたＩ／Ｏマイクロプ
ロセツサ手段であって、前記中断信号に応答して、前記
複数個の２進カウント信号の前記１個を指示する第１の
２進数を、前記一連のタイミング信号の第１のものを指
示する第２の２進数に対して加え、また、結果としての
第３の２進数をＩ／Ｏランダム・アクセス・メモリに蓄
積し、前記Ｉ／Ｏマイクロプロセツサ手段は、更に、前
記第２の２進数を前記第３の２進数と比較し、そして、
前記第２の２進数に等しいか、これよりも大きい前記第
３の２進数を指示する第１の信号を発生させる、前記Ｉ
／Ｏマイクロプロセツサ手段を含んでおり；前記ライン
・マイクロプロセツサ手段は、前記第１の信号に応答し
、前記複数個のタイムアウト状態にしたがって所定の一
連の操作を生じさせる；ようにしてなる前記通信サブシ
ステム。２前記自由走タイマ手段には：順次的なクロツク信号を発生させるための自由走クロツ
ク；前記クロツク信号に応答して前記一連のタイミング
信号を発生させるためのカウント手段；前記Ｉ／Ｏマイ
クロプロセツサ手段からの所定のアドレスに信号に応答
して蓄積信号を発生させるためのデコーダ手段；および
前記カウント手段と前記デコーダ手段とに結合され、前
記蓄積信号に応答してＩ／Ｏデータ・バス上で前記第１
および前記第２の前記一連のタイミング信号を発生させ
るためのドライバ手段；が含まれている特許請求の範囲
第１項の通信サブシステム。３前記ライン・マイクロプロセツサ手段には：ライン
・データ・バスおよびライン・アドレス・バスに結合さ
れたライン・マイクロプロセツサ；チヤネル・コントロ
ール・プログラムを表わす命令を蓄積するためのライン
・ランダム・アクセス・メモリであって、前記ライン・
マイクロプロセツサは前記命令に応答して前記Ｉ／Ｏマ
イクロプロセツサ手段に対する伝送のための前記複数個
の２進カウント信号の前記１個を発生させるためのもの
；および前記ライン・アドレス・バスに結合され、前記
ライン・マイクロプロセツサからのアドレス信号の所定
のセツトに応答して前記中断信号を発生させるための中
断手段；が含まれてなる特許請求の範囲第２項の通信サ
ブシステム。４前記Ｉ／Ｏマイクロプロセツサ手段には：Ｉ／Ｏア
ドレス・バスおよびＩ／Ｏデーダ・バスに結合され、前
記中断信号に応答して前記Ｉ／Ｏアドレス・バス上で複
数個のアドレス信号を伝送させるためのＩ／Ｏマイクロ
プロセツサ；前記Ｉ／Ｏアドレス・バスと前記Ｉ／Ｏデ
ータ・バスとに結合され、前記複数個のアドレス信号に
応答して前記Ｉ／Ｏデータ・バス上で複数個のデータ信
号を発生させるためのＩ／Ｏリード・オンリ・メモリで
あって、前記Ｉ／Ｏマイクロプロセツサは前記複数個の
データ信号に応答して前記第１の２進数と前記第２の２
進数とを加え、前記結果としての第３の２進数を発生さ
せるもの；および前記Ｉ／Ｏアドレス・バスおよび前記
Ｉ／Ｏデータ・バスに結合され、前記複数個のアドレス
信号に応答して前記結果としての第３の２進数を蓄積す
るための前記Ｉ／Ｏランダム・アクセス・メモリ；が含
まれてなる特許請求の範囲第３項の通信サブシステム。５データ・バイトを伝送するための通信サブシステム
において：複数個の通信チヤネルを含み；前記データ・バイトの伝送のコントロールのため、およ
び、前記複数個の通信チヤネルの各々のための複数個の
タイムアウト状態を指示する複数個の２進カウント信号
を発生させるために結合された通信マルチプレクサであ
って、これには：一連のタイミング信号を発生させるた
めの自由走タイマ手段；プリセツトされた時間周期を指
示する前記複数個の２進カウント信号、タイマ操作を指
示する動作コード、および、前記複数個の通信チヤネル
の１個のチヤネル番号を発生させるためのライン・マイ
クロプロセツサ手段；前記ライン・マイクロプロセツサ
手段に結合されて、前記２進カウント信号の前記１個、
前記動作コードおよび前記チヤネル番号を蓄積するため
の共有メモリ手段；前記共有メモリ手段および前記自由
走タイマ手段に結合されたＩ／Ｏマイクロプロセツサ手
段であって、前記動作コードに応答して、前記複数個の
２進カウント信号の前記１個を前記一連のタイミング信
号の第１のものに加え、結果としてのタイミング信号を
発生させ、前記一連のタイミング信号の第２のものと比
較し、そして、前記チヤネル番号、前記ライン・マイク
ロプロセツサがとる動作を指示するコマンド・コード、
および、前記一連のタイミング信号の前記第２のものと
が前記結果としてのタイミング信号に等しいか、これよ
りも大きいことを指示しているとき、前記共有メモリ手
段における前記複数個のタイムアウト状態を指示する理
由コードを蓄積させるためのものを含み；前記ライン・
マイクロプロセツサ手段は、前記コマンド・コードと前
記理由コードとに応答し、前記複数個のタイムアウト状
態にしたがって所定の一連の操作を要求するようにされ
ている；前記通信サブシステム。６前記共有メモリ手段には：前記複数個の２進カウント信号の前記１個、前記動作コ
ードおよび前記チヤネル番号を蓄積するための第１のメ
イルボツクス手段；および前記コマンド・コード、前記
理由コードおよび前記チヤネル番号を蓄積するための第
２のメイルボツクス手段；が含まれてなる特許請求の範
囲第５項のシステム。７前記自由走タイマ手段には：順次的なクロツク信号を発生させるための自由走クロツ
ク；前記クロツク信号に応答して前記一連のタイミング
信号を発生させるためのカウント手段；前記Ｉ／Ｏマイ
クロプロセツサ手段からの所定のアドレス信号に応答し
て蓄積信号を発生させるためのデコーダ手段；および前
記カウント手段と前記デコーダ手段とに結合され、前記
蓄積信号に応答して、Ｉ／Ｏデータ・バス上で、前記第
１および前記第２の前記一連のタイミング信号を伝送さ
せるためのドライバ手段；が含まれてなる特許請求の範
囲第６項のシステム。８前記ライン・マイクロプロセツサ手段には：ライン
・データ・バスおよびライン・アドレス・バスに結合さ
れたライン・マイクロプロセツサ；チヤネル・コントロ
ール・プログラムを表わす命令を蓄積するためのライン
・ランダム・アクセス・メモリであって、前記ライン・
マイクロプロセツサは前記命令に応答して、前記データ
・バス上に前記２進カウント信号の前記１個を、また、
前記ライン・アドレス・バス上にアドレス信号の第１の
所定のセツトを発生するようにされ、前記第１のメイル
ボツクス手段は前記アドレス・バスおよび前記データ・
バスに結合され、前記アドレス信号に応答して前記２進
カウント信号の前記１個を前記第１のメイルボツクス手
段に蓄積するようにされるもの；および前記ライン・マ
イクロプロセツサに結合され、前記ライン・アドレス・
バスを介して受入れられたアドレス信号の第２の所定の
セツトに応答して中断信号を発生させるための第１の中
断手段；が含まれてなる特許請求の範囲第７項のシステ
ム。