JPS60103600A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS60103600A JPS60103600A JP58211792A JP21179283A JPS60103600A JP S60103600 A JPS60103600 A JP S60103600A JP 58211792 A JP58211792 A JP 58211792A JP 21179283 A JP21179283 A JP 21179283A JP S60103600 A JPS60103600 A JP S60103600A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- pad
- semiconductor memory
- probe
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明げ、チップ内の任意の信号を遅延させる遅延Ｎ路
を設けた半導体メモリ足間する。
を設けた半導体メモリ足間する。
従来、半導体メモリで汀、チップ内の波形がきわめて複
雑であるため設計上の欠陥で数多く動作不良が生じてい
た。そして、その欠陥がチップ内の任意のイぎ号を遅延
させることで改善されることが推測された場合であって
もチップ内の任意の信号を遅延させることげ困難であり
、そのため欠陥の改善をチップ上で確認することができ
なかった。
雑であるため設計上の欠陥で数多く動作不良が生じてい
た。そして、その欠陥がチップ内の任意のイぎ号を遅延
させることで改善されることが推測された場合であって
もチップ内の任意の信号を遅延させることげ困難であり
、そのため欠陥の改善をチップ上で確認することができ
なかった。
例えば、チップ内の任意の信号を遅延させるために汀、
チップ内のある箇所に外部から探針全上記箇所ＶＣ康触
させ、探針のもつ大きな容量で信号を遅延させるという
方法が考えら力る。しかし、この方法で汀、ドライブ能
力のないトランジスタから出力される信号ぼ、探針全上
記箇所に立てるだけで出力信号が乱れて有効な振幅ケ失
い遅延させることができなくなる。又、探針の容量で遅
延させているため、どの程度の容量Ｖｃよる信号の遅延
で、どのくらい欠陥が改善されるのかわからない０ 従って、従米汀欠陥が改善される適度の遅延を得るの（
容量やトランジスタサイズの異なる数種類のマスクを作
成するという方法が竹われていた。
チップ内のある箇所に外部から探針全上記箇所ＶＣ康触
させ、探針のもつ大きな容量で信号を遅延させるという
方法が考えら力る。しかし、この方法で汀、ドライブ能
力のないトランジスタから出力される信号ぼ、探針全上
記箇所に立てるだけで出力信号が乱れて有効な振幅ケ失
い遅延させることができなくなる。又、探針の容量で遅
延させているため、どの程度の容量Ｖｃよる信号の遅延
で、どのくらい欠陥が改善されるのかわからない０ 従って、従米汀欠陥が改善される適度の遅延を得るの（
容量やトランジスタサイズの異なる数種類のマスクを作
成するという方法が竹われていた。
しかし、この様な方法でに、適度な遅延ケもったマスク
以外ａ本米不要なマスクであり、その工うなマスクを作
らなけｉｌばならないという欠点があった０ 〔発明の目的〕 本発明の目的に１こわらの欠点會除き、半導体メモリ上
の任意の箇所の信号を乱丁ことなしに遅゛延できる遅延
回路を有する半導体メモＩＪ ｋ提供することＶＣある
。
以外ａ本米不要なマスクであり、その工うなマスクを作
らなけｉｌばならないという欠点があった０ 〔発明の目的〕 本発明の目的に１こわらの欠点會除き、半導体メモリ上
の任意の箇所の信号を乱丁ことなしに遅゛延できる遅延
回路を有する半導体メモＩＪ ｋ提供することＶＣある
。
本発明の半導体メモリに、複数のメモリセル全有する半
導体メモリにおいて、該半導体メモリ内の少なくとも一
つの遅延箇Ｐ′９ｒｖｃ制御入力がパッドＶｃ４１続さ
れてなるトランジスタ回路を介して接続された遅延回路
を含むことから構成さｆｌ−る。
導体メモリにおいて、該半導体メモリ内の少なくとも一
つの遅延箇Ｐ′９ｒｖｃ制御入力がパッドＶｃ４１続さ
れてなるトランジスタ回路を介して接続された遅延回路
を含むことから構成さｆｌ−る。
以下、本発明の実施例九ついて図面全参照して説明する
。
。
第１図に本発明の第１の実施例の要部を示す回路図であ
る。
る。
本実施例は、複数のメモリセル？有する半導体メモリｒ
Ｃおいて、この千尋体メモリ内の一つの遅延箇所Ｎ１ｙ
ｃ、制御入力がパッドＰに汲続されてなるトランジスタ
回路としてのドレインが遅延箇所Ｎ１１Ｃゲートがバッ
ドＰｒＣｌ１続されたｎチャネルＭ０８トランジスタ（
以下ｎＭ（ＪＥＴという。）ＱＮのソースにその一端が
他端が啜地電位１ｃ啜続された遅延回路としての容量Ｃ
を含むことから構成される０ ここで、パッドＰｌ’ｌ全体のチップ面積ニ比し無視で
きる程度に小さく、かつ外部からの探針の針先で啜触す
るのに十分な程度の面積を有する金属層から形収される
０又、Ｒは高抵抗でｎＭＵｓＴＱＮの安定用さして挿入
したものである。
Ｃおいて、この千尋体メモリ内の一つの遅延箇所Ｎ１ｙ
ｃ、制御入力がパッドＰに汲続されてなるトランジスタ
回路としてのドレインが遅延箇所Ｎ１１Ｃゲートがバッ
ドＰｒＣｌ１続されたｎチャネルＭ０８トランジスタ（
以下ｎＭ（ＪＥＴという。）ＱＮのソースにその一端が
他端が啜地電位１ｃ啜続された遅延回路としての容量Ｃ
を含むことから構成される０ ここで、パッドＰｌ’ｌ全体のチップ面積ニ比し無視で
きる程度に小さく、かつ外部からの探針の針先で啜触す
るのに十分な程度の面積を有する金属層から形収される
０又、Ｒは高抵抗でｎＭＵｓＴＱＮの安定用さして挿入
したものである。
本実施例において、任意の遅延箇所Ｎ１を遅延させるＩ
ｃ汀、外部から正電位にある探針をバッドＰＶｃ９触さ
せてｎＭＯ８ＴＱＮＴｈオンさせろ。そのことにエフ、
遅延箇ＷｒＮ１に容量Ｃが負荷として汲続され、任意の
遅延箇所Ｎ＋’ｉｒ遅延させることができる。
ｃ汀、外部から正電位にある探針をバッドＰＶｃ９触さ
せてｎＭＯ８ＴＱＮＴｈオンさせろ。そのことにエフ、
遅延箇ＷｒＮ１に容量Ｃが負荷として汲続され、任意の
遅延箇所Ｎ＋’ｉｒ遅延させることができる。
そしてこの場合容量Ｃｒｃよる遅延であるので、探針に
工って本来の信号が乱されることＨ７ｆｆｉい。
工って本来の信号が乱されることＨ７ｆｆｉい。
第２図ａ本発明の第２の突施例會示す回路図である。本
実施例げ、第１図に示した第１の実施例においてｎ Ｍ
Ｕ Ｓ Ｔ ＱＮ全Ｐチャンネル型Ｍ（ＪＳトランジス
タ（以下、ｐＭＵＳＴという。）Ｑｐに置換え、かつ高
抵抗凡の一端を電源電位？もつ電源’Ｓ／ｃｏｒｃ啜続
したものである。
実施例げ、第１図に示した第１の実施例においてｎ Ｍ
Ｕ Ｓ Ｔ ＱＮ全Ｐチャンネル型Ｍ（ＪＳトランジス
タ（以下、ｐＭＵＳＴという。）Ｑｐに置換え、かつ高
抵抗凡の一端を電源電位？もつ電源’Ｓ／ｃｏｒｃ啜続
したものである。
ここで、外部から接地箪位又ｒ負電位にある探針をパッ
ドＰｒｃ妥触させ、Ｉ）Ｍ（Ｊ８１’ＱＰをオンさせて
任意の遅延箇所へ１九答量Ｃを負荷として法統させるこ
と’／ＣＬ９、任意の遅延箇所Ｎｌｋ遅延させることが
できる。
ドＰｒｃ妥触させ、Ｉ）Ｍ（Ｊ８１’ＱＰをオンさせて
任意の遅延箇所へ１九答量Ｃを負荷として法統させるこ
と’／ＣＬ９、任意の遅延箇所Ｎｌｋ遅延させることが
できる。
第３図及び第４図ａ、そわそわ本発明の第３及び第４の
実施例？示す回路図である。これらの実施例においてに
、ｎ ＭＵＳＴ ＱＮ トｐ ＭＵＳ ｉ’ Ｑｐ ｆ
並列汲続し、スレッショルド電圧に工６電圧降下全生じ
ない工うｖｃｓ成したものであり、インバータＩｒｃｃ
ｖｎＭＯ８ＴＱＮとｐＭＯ８ＴＱｐのゲートに互いに
逆相の電圧が入力され、６Ｊ、うになっている。
実施例？示す回路図である。これらの実施例においてに
、ｎ ＭＵＳＴ ＱＮ トｐ ＭＵＳ ｉ’ Ｑｐ ｆ
並列汲続し、スレッショルド電圧に工６電圧降下全生じ
ない工うｖｃｓ成したものであり、インバータＩｒｃｃ
ｖｎＭＯ８ＴＱＮとｐＭＯ８ＴＱｐのゲートに互いに
逆相の電圧が入力され、６Ｊ、うになっている。
ここで、外部から第３図でａ正電位、第４図でσ啜地電
位又ａ負電位にある探針をパッドＰＩＣ阪触させれば、
ｎ Ｍ（Ｊ ８ Ｔ ＱＮＮトルＭＵ Ｓ Ｔ Ｑｐが
オンするため、遅延箇所Ｎ１ｖｃ容景Ｃが負荷として汲
続さ力任意の遅延箇所Ｎ１を遅延させろことができる。
位又ａ負電位にある探針をパッドＰＩＣ阪触させれば、
ｎ Ｍ（Ｊ ８ Ｔ ＱＮＮトルＭＵ Ｓ Ｔ Ｑｐが
オンするため、遅延箇所Ｎ１ｖｃ容景Ｃが負荷として汲
続さ力任意の遅延箇所Ｎ１を遅延させろことができる。
以上の実施例九工り、ば、任意の遅延箇所の波形全乱丁
こと無しに遅延でき、前もって容量を変えたものを任意
の遅延箇所に幾つか設置しておけば、どのくらいの容量
であれば、どのくらい遅延でき、又、どのくらい欠陥が
改善で＠るのかチップ上で確かめることができる。
こと無しに遅延でき、前もって容量を変えたものを任意
の遅延箇所に幾つか設置しておけば、どのくらいの容量
であれば、どのくらい遅延でき、又、どのくらい欠陥が
改善で＠るのかチップ上で確かめることができる。
なお、上記の説明ＴｔＸＭ（Ｊ８型集積回路ｖｃよる半
導体メモリを例にとって行ったが、本発明汀これに限ら
ずバイポーラ集積回路メモリの場合ｖｃも同様に適用で
きることば言うまで％ｌない。又、遅延回路として容量
を用いたが、他の適切な遅延回路であってもよい。
導体メモリを例にとって行ったが、本発明汀これに限ら
ずバイポーラ集積回路メモリの場合ｖｃも同様に適用で
きることば言うまで％ｌない。又、遅延回路として容量
を用いたが、他の適切な遅延回路であってもよい。
以上詳細に説明したとおり、本発明の半導体メモＩＪ
ｒｘ、該半導体メモリの任意の遅延箇７ｖｒｉ’ｃ、制
御入力がパッドｒｃ接続されたトランジスタ回路を介し
て遅延回路が法統されているので、探針７ＣＪ：り容易
に任意の遅延箇所をその箇所のイＨ号を乱丁ことなく遅
延させることができろという効果を有している。従って
本発明によれば従米行ｌわわていた不要なマスクｆ’ｌ
ｌ’５ｙ、の工程を除くことができその効果ａ大である
。
ｒｘ、該半導体メモリの任意の遅延箇７ｖｒｉ’ｃ、制
御入力がパッドｒｃ接続されたトランジスタ回路を介し
て遅延回路が法統されているので、探針７ＣＪ：り容易
に任意の遅延箇所をその箇所のイＨ号を乱丁ことなく遅
延させることができろという効果を有している。従って
本発明によれば従米行ｌわわていた不要なマスクｆ’ｌ
ｌ’５ｙ、の工程を除くことができその効果ａ大である
。
第１図、第２図、第３図及び第４図に、それぞｈ本発明
の第１．第２．第３及び第４の実施例の回路図である。 Ｃ・・・容量、ｌ・・・インバータ、Ｎｌ・・・遅延箇
所、Ｐ・・・パッド、ＱＮ・・・ｎチャネルＭ（ＪＳ）
ランジスタ、Ｑｐ・・・ｐチャネルＭＵＳトランジスタ
、Ｒ・・・高抵抗、Ｖｏｏ…電源。 ７’、、−’、）’１’：１１’ ｒ
の第１．第２．第３及び第４の実施例の回路図である。 Ｃ・・・容量、ｌ・・・インバータ、Ｎｌ・・・遅延箇
所、Ｐ・・・パッド、ＱＮ・・・ｎチャネルＭ（ＪＳ）
ランジスタ、Ｑｐ・・・ｐチャネルＭＵＳトランジスタ
、Ｒ・・・高抵抗、Ｖｏｏ…電源。 ７’、、−’、）’１’：１１’ ｒ
Claims (1)
- 複数のメモリセルｋＷする半導体メモリにおいて、該半
導体メモリ内の少なくとも一つの遅延箇Ｗｒｖｃ１制御
入力がパッド／ｃＨ続さ力てｌるトランジスタ回路？介
して験絖ぎわだ遅延回路′ｆｒ含むことを特徴とする半
導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211792A JPS60103600A (ja) | 1983-11-11 | 1983-11-11 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211792A JPS60103600A (ja) | 1983-11-11 | 1983-11-11 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60103600A true JPS60103600A (ja) | 1985-06-07 |
Family
ID=16611682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211792A Pending JPS60103600A (ja) | 1983-11-11 | 1983-11-11 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103600A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0291900A (ja) * | 1988-09-27 | 1990-03-30 | Nec Corp | 半導体メモリ回路 |
-
1983
- 1983-11-11 JP JP58211792A patent/JPS60103600A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0291900A (ja) * | 1988-09-27 | 1990-03-30 | Nec Corp | 半導体メモリ回路 |
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