JPS6010461B2 - ２進・ｂｃｄモ−ドｄ↓−ａ変換器 - Google Patents

Description

【発明の詳細な説明】 本発明は、電子回路更に詳細には２進と２進化ＩＧ隼（
８ＣＤ）の動作モードを交互に有するデジタルーァナロ
グ変換器（Ｄ−Ａコンバータ）に関する。

ＢＣＤはＤ−Ａコンバータとしての必要条件の線形性が
２進コードよりも厳正でない論理コード１フオーマット
である。

特定な応用の必要条件によっては、Ｄ−Ａコンバータ（
ＤＡＣ）は２進とＢＣＤモードのどちらででも作動する
よう溌成することができる。２つのコード・システムが
第１図に示される。

２進コ−ド‘こよって各桁あるいはビットは２値を有す
る。

数７２９に対する２進コードは１０ビットからなり例と
して示される。一方、ＢＣＤコードは２進法と１０進法
の組合せである。ＢＣＤコードは１０進の各桁を４ビッ
トあるいは４チャンネルのグループに分け、各グループ
の４ビットを２進コードで表わす。例えば、最初の４ビ
ット（左から右に読む）は０〜９に１００を掛けた数を
表し、第２の４ビットは０〜９に１０を掛けた数を表わ
し、そして第３の４ビットは０〜９を表わす。このよう
に３つの４ビット毎に分けらけた１２ビットは０〜９９
９の数を形成することになり、数７２９に対するＢＣＤ
コードが図示される。１グループのＩＧ隼の最大数は１
０進数の９であるので、最大則ちフル・スケール出力は
４ビットのうち第１と第４ビットがオンとなるとき得ら
れる。

ＢＣＤでは全ビットが同時にオンになる必要はない。Ｂ
ＣＤ動作可能なＤＡＣの従釆技術は一般に第２図に示さ
れる設計パターンを典型例とし、３つの独立したＤＡＣ
２，４及び６（点線で囲んで示す）を有する。

各クオッド（４チャンネル）は４つの回路から成り、全
部で１〜１２の番号をつけた１２ビットが３桁のＩＧ隼
数を示す。クオツド２，４及び６‘ま、クオツド２に対
しては係数１００を掛けた０〜９の数を、クオツド４に
対しては係数１０を掛けた０〜９の数を、そしてクオッ
ド６に対しては係数１を掛けた０〜９の数を表わす出力
電流を出す。各クオッドの対応するビットの入力電流は
等しいので、好適なＢＣＤのクオッド間の設計は各クオ
ッドへの高入力電流を使用してクオッド４及び６の出力
を減衰させることによって達成される。この目的のため
、電流分割器８及１０がクオツド２と４の出力ライン及
びクオツド４と６の出力ライン間に各々接続される。出
力電流は出力端子１２からクオッド４は係数１０により
減衰され、クオッド６は係数１００により減衰されて引
き出される。この設計ではクオッド４と６によって引き
出される電流の殆んどは浪費され「比較的少量の電流が
出力に現われる。この状態は第３図に要約され、第３図
は各ビットによって流される入力電流（マイクロアンペ
ア）と各ビットからの最終の出力電流を示す。各クオッ
ドの第１と第４ビットが作動すると９９９マイクロアン
ペアのフル・スケール出力電流が出力されると、総計２
７００マイクロアンペアが各々のビットを通して入力さ
れる。これら２つの電流値の差は２進動作からＢＣＯ動
作への変換における実質的電力損失を表わす。電力損失
に加えて、前述の従来技術は更にいくつかの欠点を有す
る。回路をクオッド単位にグループに分けることは設計
の柔軟性を失うと同時にクオッド間の出力電流を減衰さ
せるよう電流量を制限することは各クオッドに割り当て
られる相対的な電流重みに誤差を生じる。また、出力端
子はクオッド間の正確な減衰を維持するために実質上グ
ランド‘こ保たれなければならず、低いコンブラィアン
ス（即ち正確性を維持する有効電圧範囲に百って作動す
る能力）を示す。他の問題は出力電圧レベルに関する。

ＤＡＣは典型的には第４図に示されるような回路に使用
さＺれ、ＤＡＣ１４の出力は電流を電圧に変換し出力端
子１８に出力電圧信号を出す外付の演算増幅器１６の正
側入力に接続される。変換比率は増幅器１６の出力と正
側入力との間に接続されるスパン抵抗２０によって制御
される。従来この配置はＩＤＡＣモードに関係なく端子
１８に固定されたフル・スケール電圧（通常１０ボルト
）を要求する工業的慣例のため２進からＢＣＤ動作への
変換に問題を引き起す。２進モードのフル・スケール電
流出力はＢＣＤのフル・スケール電流出力より１．６倍
２大さし、ので、２進動作の端子１８における出力蟹圧
は、何らかの補償する調整がなければＢＣＤ動作時より
も大きい。

従来技術においてこの調整はフル・スケール電流出力が
変化したときスパン抵抗２０の抵抗値を変化させること
によって成された。ＤＡＣが完全に製造された後の最終
テストに於いて、厳密な線型性の要求に合致する装置が
２進用に割り当てられ、残りがＢＣＤに割り当てられる
ようにされればこの調整は望ましくまた経済的に充分で
ある。しかし、スパン抵抗２０は通常集積回路チップに
直接形成されるので、最終テストに於いてのＢＣＤ値を
本釆製造できると同じ精度に調整することはできない。
結果として２進からＢＣＤへの変換のこの方法は出力電
圧信号の大きさに望ましくない誤差を生じる可能性を有
する。従来技術の前記問題に鑑み、本発明の目的は改良
された２進−ＢＣＤ変換を有する新規なＤＡＣを提供す
ることである。

関連の目的は、精度を犠牲にすることなく装置が製造さ
れて後２進−ＢＣＤ変換が好適に行なわれるところのＤ
ＡＣを用意し、クオッドに分ける必要を除くため２進及
びＢＣＤコードの両方に一致するよう個々のビット回路
を集合し、またクオッド間の電流減衰を除くことによっ
て電力利用をより充分にすること含む。他の目的は、ス
パン抵抗の調整の必要とそのような調整に伴う不正確性
ないこ、２進とＢＣＤの両方のモードのフル・スケール
出力電流が実質的に等しくなるように２進からＢＣＤモ
ード動作変換中にビット回路出力電流が自動的に調整さ
れるようなＤＡＣを提供することである。これらの目的
を実現化するに於いて、本発明は連続的２進法で配列さ
れた複数のビットと連関の０バイアス回路を有するＤＡ
Ｃを提供する。

２進からＢＣＤモード動作に変換する装置が、あるビッ
トの出力電流をＢＣＤレベルまで選択的に増加させるこ
とによって与えられる。

この変換を完成させるため、各ビット回路は２進モード
動作に合せ夕て変えられた主要トランジスタ装置を含み
、また、選択されたビット回路は補足的出力電流を発生
するように変えられた補足トランジスタ装置を含み、該
出力電流は主要トランジスタからの出力電流と共に前記
ビットのためＢＣＤ電流レベルに０達する。２進モード
動作のとき補足トランジスタ装置をＯＦＦし、ＢＣＤモ
ード動作のときＯＮさせるスイッチング装置が含まれる
。

好適実施例に於いて、第１位（桁）のビット回路よりも
高次の少なくとも幾つかの主要及び補足タトランジスタ
装置は主要な２進出力電流を提供するため接続される１
つのェミッタと補足的ＢＣＤ出力電流を供給するため接
続される他のェミツタとを有するマルチ・ェミツタ・ト
ランジスタから構成される。

バイアス回路は、ビット回路トラン０ジスタのためのバ
イアス・ラインの組合せと、回路内でＢＣＤ及び２進バ
イアス抵抗と各々接続されるＢＣＤ及び２進ＮＰＮトラ
ンジスタと、バイアス・ラインに適当なバイアス電圧を
確立するためバイアス・トランジスタと抵抗を通して基
準電流夕を供繋溝するための増幅回路のような装置とか
ら構成される。この実施例においては、補足トランジス
タ装置は、スイッチングのため前記トランジスタと一列
のＢＣＤバイアス・トランジスタのヱミッタと回路内で
接続されるェミッタを有するＯＮＰＮトランジスタ装置
を含む。２進からＢＣＤへの変換は、カットオフ電圧信
号を、補足及びＢＣＤバイアス・トランジスタのェミツ
タか２進バイアス・トランジスタのエミツタのどちらか
に選択的に供給する装置を作動することによって卸御さ
れる。

カットオフ電圧は、外部のモード制御信号を受信する差
動スイッチによって１つのあるいは他のバイアス・トラ
ンジスタに好適に向けられる。本発明の変換配置はＤＡ
Ｃのためより柔軟性のある設計を可能にする。

例えば、抵抗ラダーをマスター及びスレーブ部に分割し
、各部は不規則な４の倍数の多数のビット回路を割当て
られる。ＤＡＣは、また「 フル。スケール２進及びＢ
ＣＤ出力電流を等化するための２進・ＢＣＤ変換機構と
Ｚ協動して作動可能な内部装置を含む。各ビット回賂か
らのＢＣＤ出力電流は「共通増幅率によって倍加され、
所望の等化を実質的に達成するに充分なＢＣＤレベルに
なる。好適実施例の記述の中では、これはＢＣＤバイア
ス抵抗を通して方向づけＺられる補足トランジスタ電流
を増加する電流源の使用によって達成される。これはビ
ット回路のＢＣＤバイアス電圧をｔ フルスケール２進
及びＢＣＤ出力電流が実質的に等しいレベルに増大させ
る。 ２本発明を以下
実施例に従って詳細に説明する。第５図の集積回路ＤＡ
Ｃは前述の従来技術の問題に解答を与える。回路はＮＰ
Ｎトランジスタを有する通常の抵抗ラダー形（はしご形
）であるが、マスター部２２及びスレーブ部２４に分割
ご２れる。このタイプの配列は、以後述べられる２進・
ＢＣＤ変換を可能にする回路を除いて、出願中の特許出
願（１９７５年１２月２２日、米国Ｎｏ．６４２７７０
、「多段電気ラダー回路」）に記載された８ビットＤＡ
Ｃ回賂と本質的に類似である。ラ ３ダー回路はトラン
ジスタＱＩ〜Ｑ１２から成る１２のビット回路を形成す
る。検討するためにビット回路は４ビットからなる「ク
オツド」に分けられ、第１のクオツドはトランジスタＱ
Ｉ〜Ｑ４から成り、第２のクオツドはトランジスタＱ５
〜Ｑ３８、第３のクオッドはトランジスタＱ９〜Ｑ１２
から成る。ここで「クオッド」は従釆の図面によくある
ように機能上だけの区分であり、ラダーは物理的に４ビ
ットのグループに分けられるのではない。第１クオッド
はラダーのマスター部に配置４され、第３クオッドはス
レーブ部に配置されるが、第２クオッドは最初の２ビッ
トをマスター部に後の２ビットをスレーブ部に配置され
る。ビット回路の各々は、また好適なラダー抵抗を含む
。スイッチ２６はビットと出力端子２８間に挿入され、
スイッチの動作は端子２８がアナログの入力信号を改造
するビットの組合せに接続されるように入力デジタル信
号に応答して制御される。マスター・ラダー・トランジ
スタの各ベースはマスターバイアス・ライン２９に接続
され、核バイアス・ラインはバイアス。ライン２９とし
てスレーブ・ラダーに延ばれる。バイアス・ライン２９
は最小の重要度のマスター・ビットＱ６の電流と同じ亀
流を保持する剰余トランジスタＱ１３によって終殺され
る。残りの（剰余）電流はビット７〜１２間に比例して
分割される。ビット・トランジスタの各々は図の中で右
側に示されるェミッタである主ェミツタを有し、該ェミ
ッタは２進と８ＣＤ動作の両方に使用される。

スレーブ・ラダーの主ェミツタはそれらの電流が加算さ
れ剰余信号としてトランジスタＱ１３を通過するように
接続される。更に、第１次のクオッドよりも高次のクオ
ッド則ちビット５〜１２は総てのビットのため電流レベ
ルをＢＣＤ関係にまで移動させるに充分な量をもってＢ
ＣＤ動作中出力電流に加算する補足トランジスタ装置を
与えられる。スレープ８ラダー・トランジスタＱ７〜Ｑ
亀２のため、補足トランジスタ装置は剰余トランジスタ
Ｑ亀３以外のマスター・ラダーを通して接続される。マ
スター。ラダーのビット５及び６のための補足トランジ
スタ装置はトランジスタＱ５及びＱ６に接続されるゴレ
クタを有するスレーブ・ラダー上のトランジスタＱｉ４
及びＱ１５から構成される。第２クオッドと第３クオッ
ドのための補足トランジスタ装置はマスター・ラダーの
トランジスタ８スイッチＱ亀６及びＱ■１７を通し前述
のバイアス回路に接続される。入力バイアス基準信号は
ダブル・ェミツタＮＰＮバイアス・トランジスタＱ１８
に基準電流ＩＲを供Ｖ給するため基準電圧ＶＲに接続さ
れる演算増幅器３１‘こよってＤＡＣに供給される。

トランジスタＱ１８の１つのェミツクは２進モード・バ
イアス・レベルを供Ｖ給するため第１のバイアス抵抗３
２に接続され「 他のェミツタはＢＣＤモード・バイア
ス・レベルを供Ｖ給するため第２のバイアス抵抗３４に
接続される。動作モードの選択はＰＮＰトランジスタＱ
Ｉ９及びＱ２川こよって形成される一対のブランチを有
する差動スイッチを含む回路によって制御される。トラ
ンジスタＱＩ９のベースは一定のバイアス電圧ＶＢに保
たれ、トランジスタＱ２０はエミツタ・フオロアー・バ
ッファ・トランジスタＱ２１を通してツェナー・ダイオ
ード４０に接続される。ッェナー４０は、また、装置が
製造された後望ましいＢＣＤ動作にされるべく電圧プロ
ープによって接触可能な接触子パッド３８及び４２接続
される。この配列はパッド３８と４２間にッェナ−を通
して永続的短絡回路をもたらすため、ッェナー４０の反
転バイアスＺ降伏電圧を超える電圧の印加を可能にする
。この場合、正の信号がトランジスタＱ２０のベースに
加えられ、該トランジスタをＯＦＦにしトランジスタＱ
Ｉ９を導適状態にする。ツェナー４０が短絡されなけれ
ば、トランジスタＱ２０のベースのＺ電圧はトランジス
タＱＩ９のベース電圧よりも低く、トランジスタＱ２０
は導通され、トランジスタＱＩ９は非導通となる。差動
スイッチ３６は「マスタ・ラダーのトランジスタＱ２２
から成る回路と、トランジスタＱ２２を正電圧源に接続
するトランジスタＱ２３に接続されるダイオードによっ
て供給される電流をバイアス回路に伝送する。

トランジスタＱ２３を流れる電流はスイッチに流すため
トランジスタＱ２４によってミラーされる。トランジス
タＱＩ９のコレクタはバイアス・トランジスタＱ１８の
２進のェミッタに接続され、トランジスタＱ２０のコレ
クタはバイアス・トランジスタＱ１ ８のＢＣＤのェミ
ッ外こ接続される。差敷スイッチのどちらのブランチが
導通しても関連のバイアス抵抗３２あるいは３４を通し
て電流は流れる。この電流は、トランジスタＱ１８のど
ちらのェミッタが導適する抵抗に接続されても、その電
圧をトランジスタＱ１８のベース電圧よりも高くし、そ
のェミツタをＯＦＦにしトランジスタＱ１８の他のェミ
ッタを導通させる。抵抗３４に接続されるＢＣＤのヱミ
ッ夕をＯＦＦにすると〜 そのェミッタの鰭圧の増加に
よって補足電流装置Ｑ１６及びＱ事７を無能にし、それ
によって補足電流が流れるのを妨止する。トランジスタ
Ｑ１８のどちらのェミツタが導通しても、基準電流（好
適には１′２ミリアンベア）ＩＲを受け、それを関連の
バイアス抵抗に伝送し、ラダー・バイアス電圧を発生さ
せるためトランジスタＱ１８のベースに反映される抵抗
に亘つてバイアスを確立する。

２進モードの場合は、１′２ミリアンベアの基準電流が
バイアス抵抗３２を介して流れ４ボルトのラダー・バイ
アスを発生させる。

しかし、ＢＣＤモードの場合はスレーフ・ラダーの補足
トランジスタ装置からの電流がバイアス抵抗３４に基準
電流が流れる前に加算される。これはバイアス抵抗３４
の電圧降下を増大させ、従ってラダー。バイアス電圧が
増加し、次に０各ビットからの出力電流が増大する。回
路素子の好適な選択と配置によって、ＢＣＤモード動作
中の付加バイアス電流は、ラダー・バイアス電圧を、フ
ルスケールＢＣＤ出力電流を実質的にフルスケール２進
出力電流と等しくなるレベルまで増タカロさせるに充分
な大きさにされる。これが達成されると、電流源トラン
ジスタＱ２５はそのェミツタがＢＣＤ補足トランジスタ
Ｑ１６及びＱ１７のエミツタと結合されるマスター・ラ
ダーに付加される。ダブル・ェミッ夕電流源トランジス
タＱ２０６はその２つのェミツタが第２と第３のクオッ
ドの補足出力電流に加えるために接続されるスレーブ。
ラダーに付加される。電圧源Ｖｓは、ビット５〜１ ２
の８ＣＤ補足出力電流に加えられるとき、バイアス抵抗
３４を介して流れる全フルスケタール補足電流を３００
マイクロアンペアにするに充分な電流を発生するように
、両方の電流源トランジスタのコレクタに接続される。
これはＢＣＤバイアス電圧を２進バイアス電圧を超えて
比率１．６まで増大させ、その増大は２進とＢＣＤモー
ドの０ためフルスケール出力電流レベルを実質的に等し
くするに充分なものである。各クオッドの第１と第４ビ
ットだけがフルスケールＢＣＤ動作中ＯＮするので、ト
ランジスタＱ２５とＱ２６によって伝送される電流はそ
れらのビットだけに基づき、各タビツトの総てが○Ｎし
た全電流ではない。２進モード動作として各回路素子を
通って流れる電流が第５図に示され、ＢＣＤモード電流
はかっこ内に示される。

２進において零のときはＢＣＤについてだけが示される
。

１２ビットの各々妙についての電流の状況が第６図に示
される。

第１列副ま２進モード動作中の各ビットに対する電流を
示し、フルスケール電流は１９９９．５マイクロアンペ
アとなる。第２列副ま２進バイアスからのバイアス・レ
ベルを調整しないときのＢＣＤモードにおける各ビート
の主要及び補足電流のトータルを示す。導適している各
クオッドの第１及び第４ビットによって、フルスケール
出力電流は１２４８．８マイクロアンペアとなる。２進
から８ＣＤへの変換において、第１次クオツドの各ビッ
トよって流される電流は２進レベルと変らず、第２クオ
ツドの各ビット電流は比率１．６をもって増幅される。

第３クオッド‘こおける増幅は再度比率１．６で増加さ
れ、その結果第３クオッドにおけるＢＣＤビット電流は
２進レベルの２．５所音となる。第６図の第３列はバイ
アス調整機構によって更に増幅された後のＢＣＤ電流を
示す。各ビットを流れる電流は第２列目のレベルに比率
１．６をもって増幅され、その結果フルスケール電流は
１９斑マイクロアンペアとなり実質的にフルスケール２
進電流と等しくなる。フルスケールＢＣＤ電流量の自動
調整を有する好適でありまた有効な２進からＢＣＤ動作
変換可能なＤＡＣの１つの実施例が示され、記述された
。

この実施例の特徴の多くの修正及び変更は本発明の教示
の範囲内で可能である。

【図面の簡単な説明】

第１図〜第４図は従来技術例を示す。 第５図は本発明の好適実施例の回路図である。第６図は
各動作モードにおけるビット回路電流のチャートである
。（符号説明）、２，４，６：クオツド、８，１０：電
流分割器、竃を：ＤＡＣ、１６：演算増幅器、２０：ス
パン抵抗、３６：差敷スイッチ、３８，４２：接触子パ
ッドｔ ４０：ッェナー・ダイオード。 ２２Ｚ年Ｚ． Ｚ２幻６２。 Ｚ３幻盆３。 ＺＺ幻＆多‐ Ｚ２２珠５． ＺＺ幻Ｇ．あ．

Claims (1)

1. 【特許請求の範囲】 １ 複数ビツト・デイジタル入力信号を受けそのデイジ
   タル入力に相応する出力アナログ信号を発生し得るデイ
   ジタル−アナログ（Ｄ−Ａ）変換器であって、 アナロ
   グ出力信号を供給する出力端子と、 連続する２進序列
   に従って配列される複数のビツト回路であって、各ビツ
   ト回路が電流源トランジスタと該電流源トランジスタ及
   び前記出力端子の間に接続されるスイツチとを含み、そ
   の各スイツチが、デイジタル入力信号の夫々のビツトに
   よって制御されて、対応する入力デイジタル・ビツト信
   号が存在するとき閉成されて電流を出力端子に伝達し、
   対応する入力デイジタル・ビツト信号が存在しないとき
   開成されて出力端子への電流を阻止する、ビツト回路と
   、 前記電流源トランジスタの各々にバイアス信号を供
   給するように接続され、２進序列で出力ビツト電流を発
   生させるバイアス回路と、から構成されるＤ−Ａ変換器
   において、 前記複数のビツト回路のうち選択されたビツト回路内
   に接続され、それらのビツトの各々の出力電流をＢＣＤ
   レベルに増加させる補足電流源トランジスタから成る、
   ２進からＢＣＤ入力モードに変換する装置を有すること
   を特徴とするＤ−Ａ変換器。 ２ 前記ビツト回路の各々が２進モード動作に適合する
   主要トランジスタ装置を含み、前記選択されたビツト回
   路の各々がそのビツトのための主要トランジスタ装置か
   らの出力電流と共にＢＣＤレベルにある補足出力電流を
   発生する補足トランジスタ装置を含み、前記補足トラン
   ジスタ装置をＢＣＤ又は２進モードにおいて夫々ＯＮ又
   はＯＦＦさせるスイツチング装置を有する、特許請求の
   範囲第１項記載のＤ−Ａ変換器。 ３ 前記ビツト回路が連続する２進序列の抵抗ラダーに
   配列され、そして機能的に４ビツト・クオツドのグルー
   プにされ、前記補足電流源トランジスタが最下位の進序
   列クオツドのビツド回路を除く各ビツト回路内に接続さ
   れ、各補足電流源トランジスタが複数のビツト回路の全
   出力電流間にＢＣＤ関係を確立するのに充分な補足出力
   電流を発生する、特許請求の範囲第１項記載のＤ−Ａ変
   換器。 ４ 複数ビツト・デイジタル入力信号を受けそのデイジ
   タル入力に相応する出力アナログ信号を発生し得るデイ
   ジタル−アナログ（Ｄ−Ａ）変換器であって、 アナロ
   グ出力信号を供給する出力端子と、 連続する２進序列
   に従って配列される複数のビツト回路であって、各ビツ
   ト回路が電流源トランジスタと該電流源トランジスタ及
   び前記出力端子の間に接続されるスイツチとを含み、そ
   の各スイツチが、デイジタル入力信号の夫々のビツトに
   よって制御されて、対応する入力デイジタル・ビツト信
   号が存在するとき閉成されて電流を出力端子に伝達し、
   対応する入力デイジタル・ビツト信号が存在しないとき
   開成されて出力端子への電流を阻止する、ビツト回路と
   、 前記電流源トランジスタの各々にバイアス信号を供
   給するように接続され、２進序列で出力ビツト電流を発
   生させる２進モード・バイアス回路と、 前記複数のビ
   ツト回路のうち選択されたビツト回路内に接続され、そ
   れらのビツトの各々の出力電流をＢＣＤレベルに増加さ
   せる補足電流源トランジスタから成る、２進からＢＣＤ
   モードに変換する装置と、から構成されるＤ−Ａ変換器
   において、 前記電流源トランジスタの各々にバイアス信号を供給
   して、フルスケール２進電流とＢＣＤ出力電流をほぼ等
   しくさせるのに充分な大きさに増幅された出力ビツト電
   流を発生させるＢＣＤモード・バイアス回路と、前記２
   進モード・バイアス回路とＢＣＤモード・バイアス回路
   の一方を選択的に動作させ、他方を不動作にするスイツ
   チ装置と、を有することを特徴とするＤ−Ａ変換器。