JPS60109274A - 半導体集積回路装置とその製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体集積回路装置（ＩＯ又はＬＳＩ）におけ
る横形トランジスタのベース抵抗低減技術に関する。

〔背景技術〕

■０等において一つの回路素子として横形ｐｎｐトラン
ジスタを形成する場合、通誉、第１図に示すように底部
にｎ＋＋埋込層２に有するｎ型半導体基体（エピタキシ
ャル層）１７ベースとして表面にｐ重拡散によるエミッ
タ３とこれを取り囲む同じくｐ重拡散によるコレクタ４
を形成し、さらにその周囲にｎ＋＋拡散（本発明者にお
いてはｎｐｎｐランジスタのエミッタ拡散を併用）によ
るベース取出し部５を形成した構造が用いられる。

なお、このｐｎｐ）ランジスタの周囲はｎ型基体表面か
らｐ型基板（ザブストレート）６に達するｐ型拡散アイ
ソレーション部７により分ｍさｔｔテいる。

このｐｎｐ　）ランジスタではベースｌはｎ型基体の深
さがあるためベース・シリーズ抵抗Ｒが大きり１疋ると
いう問題が生じるということが発明者によってあきらか
とされた。ベース抵抗を小さくするためにはコレクタ周
辺をベース電極で取り囲むことが望ましいが、そうする
とコレクタやエミッタからの電極取り出しが困難となる
ということが本発明者によってあきらかとされた。又、
前記のｐ重拡散を用いたアイソレーション構造ではコレ
クタｐタ層４．基体ｎ型層１及びアイソレーション技術
層７による寄生ｐｎｐ）ランジスクの発生によりｐ型基
板へのｔ流もれが大ぎいことも問題であるということが
本発明によってあきらかとされた。

し発明の目的〕 本発明は、上記の問題を解消するためになされたもので
ある。

本発明の一つの目的は半導体集積回路装置に形成された
横形トランジスタのベース抵抗を低減し、トランジスタ
の性能を向上すること尾ある。

本発明の他の一つの目的は横形トランジスタのベース電
極取出しに溝によるアイソレーション技術を採用し、半
導体集積回路装置の集積密度ン高めるとともにトランジ
スタの性能を向上させることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述及び添付図面から明かになろ
う。

〔発明の［要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すわば、下記のとおりである。

すなわち、ｐ型基板上にｎ型エピタキシャル層を形成し
、とのｎ５ｊエピタキシャルｆｆ１ｉ−いくつかの半導
体領域に分離する溝を掘り、底部に高濃度ｎ＋＋埋込層
を有するーっの半導体領域をベースとして、その表面に
エミッタ及びコレクタとなるｐ型ＷＩヲ形成してＩ）ｎ
ｐ　）ランジスタとなし、上記溝内にベース電極を取り
出すことにより、ベース抵抗を低減した横形ｐｎｐトラ
ンジスタが得られ、前記目的乞達成できる。

〔実施例」〕

第２図は本発明の一実施例を示−ｆものであって、１０
（７）一部トして形成されたｐｎｐトランジスタの断面
図である。第３図は第２図に示されたｐｎｐトランジス
タの拡散層配置に対応する平面図である。

同図において、１１はｎ型半導体基体（エピタキシャル
・シリコンｒｆ＃）、１２はｎ＋＋埋込層。

１６はｐ型半導体基板（シリコン結晶）である。

ｎ型基体１１０表面からアイソレーシミン用の深い溝１
８が掘られ、この溝１８とｐ型基板１６どの間にアイソ
レーション用ｐ型ｒｔ１１７が拡散されている。

上記溝１８により囲まれたメサ状のｎｆ９基体１１の表
面Ｋｐ型型数散層３．１４がエミッタ。

コレクタとして形成され、上記溝１８の一部においてｎ
＋型埋込唐１２が露出し、ここにｎ＋型型数散層１５ベ
ース取出し部として設けられている。

ｎ型基体１１及び溝１８の表面には表ｉＦ＋酸化膜（Ｓ
ｉｎ、膜）１９が形成され、この酸化膜を窓開して電極
Ｅ、０、Ｂが設けられ横形ｐｎｐ）ランジスタが構成さ
れ１いる。コレクタ取り出し部となるｎ＋型型数散層１
５第３図に示すように溝１８にそってコレクタを一部又
は全部で取り囲むように形成されている。

「効　ＪＪ！１ 実施例１で示された本発明によれば、ベース電極Ｂが素
子をとりかこむ溝１８ＶＣよって露出するｎ＋型埋込層
１２から直接に取り出される構造であることにより、エ
ピタキシャルｎ型層の厚さ分の抵抗が除かれ、ベース抵
抗’ｂｂ”’大幅に低減しｐｎｐ）ランジスタの性能を
向上することができ、同時に溝アイソレーション内にベ
ース取り出し部を設けることでＩＯの集ｙ度を向上する
等の効果を有する８ なお、アイソレーション溝１８がｎ＋Ｗ埋込層１２に達
しない深さの場合、第４図に示すように溝部内の酸化膜
１９にあけた窓開部よりの高濃度ｎ＋型拡散（ｎｐｎ）
ランジスタのエミッタ拡散乞利用する）により形成され
たｎ＋型拡散＃１５がｎ＋型埋込層１２に容易に接続さ
れることにより、ベース抵抗を低減できる効果を有する
。

〔実施例２〕 第５図は本発明による他の一実施例を示すものであって
、１０の一部として形成されたｎｐｎ）ランジスタの要
部断面図である。同図忙かいて、実施例１と共通の構成
部分は第２図と同一の指示記号が用いられている。

この実施例においては、実施例】の場合のように深い溝
１８ｆｔ掘ってアイソレーションとした部分に囲まれた
ｎ型半導体基体表面にｐ型拡散層１３．１４’Ｙエミツ
タ・コレクタどして形成するとともに、溝１８の溝斜面
部分１（高濃度のｎ−Ｆ　Ｗ拡散層１５をその下端がｎ
＋型埋込層］２に接続するように形成してこれＹベース
取出し部としてベース電極Ｂを形成したものである。こ
のような溝斜面よりのベース取出しは素子欠取り囲む溝
の全部又は一部にわたって形成することができる。

〔効　果〕

実施例２で示された本発明によれば、素子をどっかこむ
溝１８の斜面にそって高濃度ｎ＋型拡散によるベース取
り出し部を形成する構造であることにより、ｐｎｐ）ラ
ンジスタの周辺を高濃度ｎ＋型層でガードしたことにな
り、エミッタ乃至コレクタからの電流漏れを低減すると
ともにｎ＋型埋込層１２から！接的にベース取出しがで
きることによりベース抵抗を低減でき、ｐｎｐ　トラン
ジスタのりニアリテイを向上し、ＩＯ（又はＬＳＩ）の
性能向上ができる効果を有する。

〔実施例３〕 第６図乃至第１３図は本発明の他の実施例であっ℃、Ｉ
ＯＣ又はＬＳＩ）の一部として一つの半導体基体に口ｐ
ｎ）ランジスタ、横形ｐｎｐ）ランジスタ及びＩＬＬ（
注入集積論理回路）を形成する場合の製造プロセスを示
す工程断面図である。

以下、各工程順に図面を対応させて説明する。

（ａ）　第６図に示すように、シリコン半導体にｐ型不
純物を低濃度にドープしたｐ−型基板２１を用意し、そ
の−主表面にアンチキン等を部分的に拡散してｎ＋型埋
込層２２を形成する。

（ｂｌ　第７図に示すように全面にｎ型不純物を低濃度
にドープしたシリコンをエピタキシャル成長させてｎ型
７９１７層２３を形成する。このｎ型シリコン層の底部
には前記のｎ＋型埋込層２２の一部か「わぎ上り」拡散
される。

（ｃｌ　ｎ型シリコ７層２３表面にホトレジスト・マス
ク２４を形成し、第８図に示すようにマスクエッチを行
って溝２５を掘る。この溝により囲まれたシリコンの各
高域のうち、２３ａはｎｐｎトランジスタ、２３ｂは横
形ｐｎｐトランジスタ、２３ｃはＩＩＬをそれぞｔｌ、
に形成すべき領域である。

（ｄｌ　第９図に示すように、ｎ型シリコン＃２３．’
１１２３ｔｌ含む領域をホトレジストマスク２６で覆い
他の領域のｎ型シリコ７層２３ｃのみが浅くなるように
選択的にエッチ￥る。

（ｅｌ　全面に酸化物膜（ＳｊＱ、膜）２７を形成し、
第１０図に示すようにホトレジスト処理により、溝部上
を窓開し、ボロンタイオン打込み、拡散１′ることによ
り各溝部２５とｐ型基板２１との間にアイソレーション
部としてｐ型拡散層２８を形成する。

（ｆｌ　ホトレジスト処理を行い表面酸化膜の一部を窓
開してボロンイオン打込み拡散（いわゆるベース拡散）
を行うことにより第１１図に示すように各領域において
ｐ型拡散Ｉ＠２９を形成する。このうち、ｎ型ｊ’Ｎ　
２３　ａにはベース２９、ｎ型層２３ｂにはエミーソタ
３０．コレクタ３１、ｎｆｌ、１１層２３ｃＫは・イン
ジェクタ３２及びインバータのベース３３が形成される
。

（ｇｌ　次いでリンイオン打込み拡散（いわゆるエミッ
タ拡散）を行うことにより第１２図に示すように各領域
及び溝の一部にｎ＋型層を形成する。このうち、ｎｐｎ
）ランジスタを形成するための領域においてはエミッタ
３４及び溝に接してｎ＋型埋込層２２に接続するｎ＋型
層がコレクタ取出し部３５として形成さ才１、横形ｐｎ
ｐトランジスタのための領域においては、溝に接してｎ
＋型埋込Ｉ偵２２に接続するｎ＋型層がベース取出し部
３６として形成され、又、ＩＩＬ形成のための領域にオ
イ又は、ｐ型ベースの表面に、ｎ＋型層がコレクタ３７
として形成される。

（１１）最後に各領域表面を覆っであるＳ　＋　Ｏｔ等
の絶ｆ＆膜に対してコンタクトホトエッチを行い、アル
ミニウム蒸着、パターニングエッチを行うことにより、
第１３図に示すように各領域の拡散層に低抵抗接触する
アルミニウム電極（配線）を形成することにより、ｎｐ
ｎトランジスタ、横形ｐｎｐトランジスタ、ＩＩＬが完
成する。

〔効果〕

実施例３で示された本発明によｉば下記の効果が得られ
る。

（ｌｌｎｐｎトランジスタ、横形ｐｎｐトランジスタ、
ＩＩＬ’に同じプロセスでそれぞれの特性を活かした素
子として形成することができる。

（２１ｎｐｎトランジスタにおいては、アイソレーショ
ン溝を利用してコレクタ取出しｔ行うことにより、エミ
ッタ拡散工程のみでコレクタ抵抗を低減し、素子の性能
を向上しうる。

（３１４ｊｌ形ｐ　ｎ　ｐ　）ランジスタにおいては、
アイソレーション溝を利用してベース取出しを行うこと
により、エミッタ拡散工程のみでベース抵抗を低減し素
子の性能ビ向上しうる。

（４１１ＩＬにおいては、あらかじめエピタキシャルｎ
堡Ｎをエッチして薄く形成することＫよりＩＩＬの増幅
率を向上させるとともに一部ではｎ型層のエッチを行わ
ないトランジスタ等のリニア素子の耐圧性能を保持する
ことができる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は手記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

〔利用分野］ 以上の説明では主として本発明者によってなさｊた発明
をその背景となった利用分野である高周波リニア素子瓦
びＩＩＬＹ含むｌＯに適用した場合について説明したが
、それに限定されるものではなく、これ以外の種類の異
なる素子を含むＩＯｔ　ＬＳＩＫ適用することができる
。

【図面の簡単な説明】

第１図は横形ｐｎｐ）ランジスタを有するＩＯの一例を
示す正面断面斜視図である。 第２図は本発明の一実施例を示すものであって横形ｐｎ
ｐトランジスタを有する工０の正面断面図、 第３図は第２図に示した横形ｐｎｐトランジスタの砿散
層配Ｒを示、す平面図である。 第４図は第２図に示した本発明の一変形例を示す横形ｐ
ｎｐ）ランジスタの一部正面断面図である。 第５図は本発明の他の一実施例を示″ｆ横形ｐｎｐトラ
ンジスタを有するＩＣの一部正面断面図である。 第６図乃至第１３図は本発明の他の一実施例を示すもの
であって、ｎｐｎ）ランジスタ、横形ｐｎｐ）ランジス
タ及びＬＩＬＹ含む１０の製造プロセスの工程断面図で
ある。 １・・・ｎ型半導体基体、２・・・ｎ＋摩埋込層、３・
・・ｐ型層（エミッタ）、４・・・ｐ型層（コレクタ）
、５・・・ｎ＋型ｍｃベース取出し部）、６・・・ｐ型
基板、７・・・ｐ型層（アイソレーション部）、１１・
・・ｎ型エピタキシャルシリコン層（ベース）、１２・
・・ｎ中型埋込層、１３・・・ｐ型層（エミッタ）、１
４・・・ｐ型層（コレクタ）、１５・・・ｎ＋型層（ベ
ース取出し部）、１６・・・ｐ−型基板、１７・・・ｐ
型アイソレ−ジョン部、１８・・・アイソレーショｙｆ
ｉ、１９・・・酸化膜。 第　１　図 第　２　因 １第　３　図 第１’　１図　２′ 第１２図 第１３図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に基板と異なる導電型の半導体層が形
   成され、上記半導体層表面をいくつかの半導体領域に分
   離するように半導体層表面から深く溝が掘られ、底部に
   高濃度埋込ＷＩＩを有するーっの半導体領域をベースと
   してその表面にエミッタ及びコレクタが対向する横形ト
   ランジスタが形成され、上記ベースは上記溝内に露出す
   る上記高濃度埋込層又はこの埋込層１ｃ接続し上記溝内
   に露出する高濃度層より取り出されることを特徴とする
   半導体集積回路装置。 ２、上記半導体基板はｐ型シリコンであり、上記横形ト
   ランジスタはｎ型エピタギシャル層ヲベースとするｐｎ
   ｐトランジスタである特許請求の範囲第１項に記載の半
   導体集積回路装置。 ３、第１導ｔｍ半導体基板−生面上に第２導を型半導体
   層ヲ成長させ、この半導体層底部の一部に高濃度の第２
   導電型埋込層を埋込む工程、第２導電型半導体層表面を
   いくつかの半導体領域に分離し、かつ上記半導体層表面
   から上記第２導電型埋込層の一部が露出するように溝を
   掘る工程、上記溝忙よっ℃分離された一つの半導体領域
   の表面に対向する第４導電型領域を形成する工程及び対
   向する第１導電型領域表面からエミッタ、コレクタ電極
   を取出すとともに、上記溝内に露出する第２導電型埋込
   層かもベース電極を取出す工程と７有する半導体集積回
   路装置の製造法。 ４、上記第１導ｔｍ半導体基板はｐ型シリコンであり、
   上記第２導電型半導体層はｎ型シリコンエピタキシャル
   層であり、対向する第１導を型領域はｐ型領域である特
   許請求の範囲第３項に記載の半導体集積回路装置の製造
   法。