JPS60110026A - 論理回路 - Google Patents
論理回路Info
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- JPS60110026A JPS60110026A JP58217722A JP21772283A JPS60110026A JP S60110026 A JPS60110026 A JP S60110026A JP 58217722 A JP58217722 A JP 58217722A JP 21772283 A JP21772283 A JP 21772283A JP S60110026 A JPS60110026 A JP S60110026A
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- Japan
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- register
- clock
- circuit
- timing
- data
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、高速クロック動作させるための論理回路に関
する。
する。
第１図に従来のマイクロコンピュータ（以下、「マイコ
ン」と称す。）の回路構成の一部を示す。
ン」と称す。）の回路構成の一部を示す。
マイコンはデコーダ１、メモリ２、レジスタ３゜４．５
．６．８、演算回路７、制御回路１０〜１４、データバ
スＡ、Ｂ等で構成され、クロック信号φ１ 、φ２のタ
イミングで制御、データ転送を行ない、動作する。たと
えば第１図でデコーダ１に入力された命会コードが肩線
され、メモリ２に記憶された制御シーケンスを動作させ
る。その結果たとえばレジスタ３から出力されたデータ
は出力ドライバ１５を社てデータ線すを介してデータバ
スＡに入る。セしてデータ、１ｉ３１ｄを介してレジス
タ５へ転送される。一方アキュムレータ８よりレジスタ
６へ転送されたデータとレジスタ５のデータとが演算回
路７で処理され、アキュムレータ８へ格納される。
．６．８、演算回路７、制御回路１０〜１４、データバ
スＡ、Ｂ等で構成され、クロック信号φ１ 、φ２のタ
イミングで制御、データ転送を行ない、動作する。たと
えば第１図でデコーダ１に入力された命会コードが肩線
され、メモリ２に記憶された制御シーケンスを動作させ
る。その結果たとえばレジスタ３から出力されたデータ
は出力ドライバ１５を社てデータ線すを介してデータバ
スＡに入る。セしてデータ、１ｉ３１ｄを介してレジス
タ５へ転送される。一方アキュムレータ８よりレジスタ
６へ転送されたデータとレジスタ５のデータとが演算回
路７で処理され、アキュムレータ８へ格納される。
従来のマイコンでは、第１図の回路を第２図で示すよう
なタイミングをもつ２相の非オーバラツプクロックで制
御していた。同図においてＴｏは処理のサイクルを示す
クロック周期である。クロック周期Ｔｏ中の２つのクロ
ックφｌ 、φ２によシマイコンの内部の制御がなされ
る。すなわちクロックφｌでデータバスＡにレジスタ３
又は４の同各をバスＡに出力し、そのデータをクロック
φ！で入力レジスタ５に取込む。一方アキュムレータ８
のデータをクロックφ重で入力レジスタ６に入力する。
なタイミングをもつ２相の非オーバラツプクロックで制
御していた。同図においてＴｏは処理のサイクルを示す
クロック周期である。クロック周期Ｔｏ中の２つのクロ
ックφｌ 、φ２によシマイコンの内部の制御がなされ
る。すなわちクロックφｌでデータバスＡにレジスタ３
又は４の同各をバスＡに出力し、そのデータをクロック
φ！で入力レジスタ５に取込む。一方アキュムレータ８
のデータをクロックφ重で入力レジスタ６に入力する。
レジスタ５．６のデータは演算回路７で演算きれ、クロ
ックφ２でその鮎呆をアキュムレータ８に取込む。この
とき、バスの遅延時間Ｔｂの影響で実際に＠算回路７が
演算を開始するのはＴｂ経過後となる。アキュムレータ
８にはクロックφ２の“１”レベルの期間Ｔ２の間にデ
ータが演算回路７から転送されてくれば良い。
ックφ２でその鮎呆をアキュムレータ８に取込む。この
とき、バスの遅延時間Ｔｂの影響で実際に＠算回路７が
演算を開始するのはＴｂ経過後となる。アキュムレータ
８にはクロックφ２の“１”レベルの期間Ｔ２の間にデ
ータが演算回路７から転送されてくれば良い。
このような回路をＭＯＳ （Ｍｅｔａｌ ＱｘｉｄｅＳ
ｅｍｉ ｃｏｎｄｕｃｔｏｒ ）回路で実現すると、各
レジスタには各クロックの６１＃レベルの期間（Ｔ＋。
ｅｍｉ ｃｏｎｄｕｃｔｏｒ ）回路で実現すると、各
レジスタには各クロックの６１＃レベルの期間（Ｔ＋。
Ｔｚ）に入力側に伝達されているデータが、出力側に出
てくる。そして、６１″から１０″に変化するときのデ
ータがレジスタに保持されることになる。このようにデ
ータスルーの素子においては非オーバラツプクロックを
用いない場合には次に示す問題点がある。
てくる。そして、６１″から１０″に変化するときのデ
ータがレジスタに保持されることになる。このようにデ
ータスルーの素子においては非オーバラツプクロックを
用いない場合には次に示す問題点がある。
もし、非オーバラツプ区間Ｔ４が、ない場合には、クロ
ックφ２の立ち下がりと、クロックφ１の立ち上がりが
一致しアキュムレータ８が保持するはずのデータの次の
データを保持してしまうことが起こる。よシ具体的には
今クロックφ２が′１″′のときあるデータＡをレジス
タ５が保持していたとするとアキュムレータ８にはデー
タＡの演算結果Ａ′が入力されている。次にクロックφ
２の立ら下がりとφ１の立ら上がりが同時に起こったと
すると、レジスタ５の出力には次のデータＢが表われア
キュムレータは演算結果Ａ′を保持せずにデータＢの演
算結果Ｂ′を保持してしまうおそれがある。そのため、
レジスタ３→バス出力回路１５→バスＡ→レジスタ５→
演算回路７→アキュムレータ８へと正常にデータを転送
させるために、２つのクロックの間に非オーバラツプ区
間Ｔ４が必要となるのである。
ックφ２の立ち下がりと、クロックφ１の立ち上がりが
一致しアキュムレータ８が保持するはずのデータの次の
データを保持してしまうことが起こる。よシ具体的には
今クロックφ２が′１″′のときあるデータＡをレジス
タ５が保持していたとするとアキュムレータ８にはデー
タＡの演算結果Ａ′が入力されている。次にクロックφ
２の立ら下がりとφ１の立ら上がりが同時に起こったと
すると、レジスタ５の出力には次のデータＢが表われア
キュムレータは演算結果Ａ′を保持せずにデータＢの演
算結果Ｂ′を保持してしまうおそれがある。そのため、
レジスタ３→バス出力回路１５→バスＡ→レジスタ５→
演算回路７→アキュムレータ８へと正常にデータを転送
させるために、２つのクロックの間に非オーバラツプ区
間Ｔ４が必要となるのである。
又、レジスタ８→レジスタ６→演算回路７→アキュムレ
ータ８へと正常にデータを転送させるために、区間Ｔ４
の場合と同様、非オーバラツプ区に 周期Ｔｏは１μ謹：〜１００μガ程度であった。そのた
めクロック幅ＴＩ＋Ｔ２はＴ６＝１００４ｓであっても
３０〜４０μガ、非オーバラツプ期間Ｔｓ、Ｔｉは２０
〜３Ｑｐ８ｅｃ程度トシテイタ。これらのタイミングは
ＭＯＳ）ランジスタの動作速度と比較すっと十分余裕が
あシ、回路設計上問題が生じなかった。
ータ８へと正常にデータを転送させるために、区間Ｔ４
の場合と同様、非オーバラツプ区に 周期Ｔｏは１μ謹：〜１００μガ程度であった。そのた
めクロック幅ＴＩ＋Ｔ２はＴ６＝１００４ｓであっても
３０〜４０μガ、非オーバラツプ期間Ｔｓ、Ｔｉは２０
〜３Ｑｐ８ｅｃ程度トシテイタ。これらのタイミングは
ＭＯＳ）ランジスタの動作速度と比較すっと十分余裕が
あシ、回路設計上問題が生じなかった。
しかしマイコンの性能向上のために、内部回路をよシき
め細かなタイミングで制御する必要性が出てきた。たと
えば第３図のように、クロック周期１ｏの期間をさらに
１１ ＋’２ ＋’３ ＋’４ ときめ細かく分割し、
各パルスで内部回路を制御する場合も出てきた。とくに
高速なマイコンでは各パルス幅ｔｌｌ−１ｄが１０〜２
０μＳ圓となる。一方、ＬＳＩは大規模集積化の途を進
んでいるが、′−れに伴う回ｖ；゛１容量ギナよひ回路
抵抗の増加により時定数が増えて高速化が困難となって
いる。したがってこのような短かいパルス巾では動作さ
せることは難しい。
め細かなタイミングで制御する必要性が出てきた。たと
えば第３図のように、クロック周期１ｏの期間をさらに
１１ ＋’２ ＋’３ ＋’４ ときめ細かく分割し、
各パルスで内部回路を制御する場合も出てきた。とくに
高速なマイコンでは各パルス幅ｔｌｌ−１ｄが１０〜２
０μＳ圓となる。一方、ＬＳＩは大規模集積化の途を進
んでいるが、′−れに伴う回ｖ；゛１容量ギナよひ回路
抵抗の増加により時定数が増えて高速化が困難となって
いる。したがってこのような短かいパルス巾では動作さ
せることは難しい。
父、非オーバラツプ区間は実際に回−路を製造する場合
には、計ρ１通りの所定値を維持できないのが通例であ
る。その上、回路の使用状態でも変化することもある。
には、計ρ１通りの所定値を維持できないのが通例であ
る。その上、回路の使用状態でも変化することもある。
したがって非オーバラツプの区間はあらかじめ余裕をも
って設計されるのが実情であり、高速動作へのさまたけ
となっていた。
って設計されるのが実情であり、高速動作へのさまたけ
となっていた。
本発明の目的は、マイコン等の高速論理回路を実現する
ために、高速動作に適した回路を提供することにある。
ために、高速動作に適した回路を提供することにある。
本発明は演算回路等のいわゆる機能回路の入力側、出力
側に夫々設けられたレジスタの他に、入力側、出力側の
どららか一方にバッファレジスタを設けて、バッファレ
ジスタのラッチのタイミングを入力側、出力側の夫々の
レジスタのラッチのタイミングの間のタイミングとした
。これによりオーバラップクロックを使用可能とした。
側に夫々設けられたレジスタの他に、入力側、出力側の
どららか一方にバッファレジスタを設けて、バッファレ
ジスタのラッチのタイミングを入力側、出力側の夫々の
レジスタのラッチのタイミングの間のタイミングとした
。これによりオーバラップクロックを使用可能とした。
以下、本発明の一実施例を第４図により説明する。第４
図の動作を第５図のタイミングチャートを用いて説明す
る。第４図は、第１図に示したマイコンの構成を高速化
に適するようにしたものである。第１図の構成に付加さ
れた主な回路は、データバスに凄続されたＭＯＳ）ラン
ジスタ２２およびその制御回路２３、レジスタ５．６と
演蒐回路７の間に第１の中間バッファレジスタ１９゜２
０、および演算回路７とアキュムレータ８０間に第２の
中間バッファレジスタ２１である。
図の動作を第５図のタイミングチャートを用いて説明す
る。第４図は、第１図に示したマイコンの構成を高速化
に適するようにしたものである。第１図の構成に付加さ
れた主な回路は、データバスに凄続されたＭＯＳ）ラン
ジスタ２２およびその制御回路２３、レジスタ５．６と
演蒐回路７の間に第１の中間バッファレジスタ１９゜２
０、および演算回路７とアキュムレータ８０間に第２の
中間バッファレジスタ２１である。
データバス人に接続されたＭＯＳ）ランジスタ２２け、
データバス上のデータ転送を高速化するために従来より
よく用いられているバスプリチャージ用である。す力わ
らＭＯ８回路では、１′から１０”状態への遷移の方が
ｕＯ″′から°゛１”への遷移より高速に行なわれる
ため、非動作期間にあらかじめｕ１″の状態にプリチャ
ージしておき、データ転送時に、パ０”の出力データ線
のみ“１”から°゛０″へ高速に変化させる。
データバス上のデータ転送を高速化するために従来より
よく用いられているバスプリチャージ用である。す力わ
らＭＯ８回路では、１′から１０”状態への遷移の方が
ｕＯ″′から°゛１”への遷移より高速に行なわれる
ため、非動作期間にあらかじめｕ１″の状態にプリチャ
ージしておき、データ転送時に、パ０”の出力データ線
のみ“１”から°゛０″へ高速に変化させる。
以下に述べる本発明の内容は、上記バスプリチャージ方
式等を有する高速化回路においても効果を発揮するもの
である。
式等を有する高速化回路においても効果を発揮するもの
である。
クロックのオーバーラツプを可能とするための中間バッ
ファレジスタ１９．２０ 、２１１ｄ、第５図に示すよ
うなオーバラップクロックφ３ 、φ４を用い化回路に
おいて、データの転送を各レジスタ間でデータの転送タ
イミングを整合させる役目をもつ。第５図において、ｔ
ｏは処理のサイクルを示すクロック周期である。久ロッ
ク周期ｔ。中の２つのクロックφ３ 、φ４によりマイ
コン内部の制御がなされる。
ファレジスタ１９．２０ 、２１１ｄ、第５図に示すよ
うなオーバラップクロックφ３ 、φ４を用い化回路に
おいて、データの転送を各レジスタ間でデータの転送タ
イミングを整合させる役目をもつ。第５図において、ｔ
ｏは処理のサイクルを示すクロック周期である。久ロッ
ク周期ｔ。中の２つのクロックφ３ 、φ４によりマイ
コン内部の制御がなされる。
第５図の動作サイクルの最終タイミング１４′で、デー
タバスＡがＭＯＳ）ランジスタ２２によってプリチャー
ジされる。次に命舎シーケンスが格納されているメモリ
２の出力により、ゲート１０のタイミング信号が出力さ
れ、レジスタ３の内容が、出力ドライバ１５を経由して
バスＡに出力される。
タバスＡがＭＯＳ）ランジスタ２２によってプリチャー
ジされる。次に命舎シーケンスが格納されているメモリ
２の出力により、ゲート１０のタイミング信号が出力さ
れ、レジスタ３の内容が、出力ドライバ１５を経由して
バスＡに出力される。
バスＡの値は、レジスタ３の内容に応じてプリチャージ
された′１″の状態のままか、あるいはｕＯ″状態へ変
化する。ゲート１０の出力タイミングは、第５図のクロ
ックφ３が′１ｎのときの期間、すなわら（ｔ＊＋ｔＪ
区間である。次にゲート１２の出力タイミングすなわら
区間（ｔｌ＋ｔ２）にデータバスＡの内容がレジスタ５
に取込まれる（イ）。同じタイミングでアキュムレータ
８の内容はレジスタ６に取込′−１：れる。ここでバス
Ａのデータ転送遅延時間は（ｔ＋ ＋１ｚ ）まで許さ
れることとなる。レジスタ５．６に取込まれたデータは
φ３に対し１２の時間だけ位相のずれたクロックφ４に
よってバッファレジスタ１９．２０に取込捷れる（口）
。１９．２０のデータは直ちに演算回路７に出力され演
算が行なわれる（ハ）。演算回路７の出力はφ３のタイ
ミングでレジスタ２１に取込まれるに）。すなわち（ｔ
、 十ｔｓ ＋ｔ４ ）の間に演算が行なわれ、ｔｓ−
１−ｔ４の間にレジスタ２１に取込まれる。レジスタ２
１の内容はクロックφ４でアキュムレータ８に直ちに取
込まれる←）。アキュムレータ８の内容は、次のナイク
ルでメモリ２０制御シーケンスによりレジスタ６へ転送
されるか又はゲート１４からのクロックによシドライバ
１８データバスＢを経由してレジスタ３へ出力される。
された′１″の状態のままか、あるいはｕＯ″状態へ変
化する。ゲート１０の出力タイミングは、第５図のクロ
ックφ３が′１ｎのときの期間、すなわら（ｔ＊＋ｔＪ
区間である。次にゲート１２の出力タイミングすなわら
区間（ｔｌ＋ｔ２）にデータバスＡの内容がレジスタ５
に取込まれる（イ）。同じタイミングでアキュムレータ
８の内容はレジスタ６に取込′−１：れる。ここでバス
Ａのデータ転送遅延時間は（ｔ＋ ＋１ｚ ）まで許さ
れることとなる。レジスタ５．６に取込まれたデータは
φ３に対し１２の時間だけ位相のずれたクロックφ４に
よってバッファレジスタ１９．２０に取込捷れる（口）
。１９．２０のデータは直ちに演算回路７に出力され演
算が行なわれる（ハ）。演算回路７の出力はφ３のタイ
ミングでレジスタ２１に取込まれるに）。すなわち（ｔ
、 十ｔｓ ＋ｔ４ ）の間に演算が行なわれ、ｔｓ−
１−ｔ４の間にレジスタ２１に取込まれる。レジスタ２
１の内容はクロックφ４でアキュムレータ８に直ちに取
込まれる←）。アキュムレータ８の内容は、次のナイク
ルでメモリ２０制御シーケンスによりレジスタ６へ転送
されるか又はゲート１４からのクロックによシドライバ
１８データバスＢを経由してレジスタ３へ出力される。
以上のような制御を行なうことによって、高速化が容易
なオーバラップクロックを使用でき、ＭＯ８回路を動作
させることができる。
なオーバラップクロックを使用でき、ＭＯ８回路を動作
させることができる。
この結果を第２図の従来方式と第５図の本発明の方式の
タイミングチャートで比較する。第２図では、２相クロ
ツクの非オーバラツプ時間Ｔ３＋Ｔ４を確保するために
、データバス上のデータ転送・′ｌ′Ｉ！延時間はＴｌ
ｔ、か許されない。一方本発明では第５図に示すよう
にｆ−タバス上のデータ転送遅延時間は（ｔ＋＋ｔｚ）
が許されることになる。
タイミングチャートで比較する。第２図では、２相クロ
ツクの非オーバラツプ時間Ｔ３＋Ｔ４を確保するために
、データバス上のデータ転送・′ｌ′Ｉ！延時間はＴｌ
ｔ、か許されない。一方本発明では第５図に示すよう
にｆ−タバス上のデータ転送遅延時間は（ｔ＋＋ｔｚ）
が許されることになる。
また演算回路に許される遅延時間は、従来方式では（Ｔ
ｌ−バスの遅延時間Ｔ ｂ ｌ ＋Ｔ３ ＋Ｔ２、本発
明では（ｔ２＋ｔｓ 十ｔ４）となる。
ｌ−バスの遅延時間Ｔ ｂ ｌ ＋Ｔ３ ＋Ｔ２、本発
明では（ｔ２＋ｔｓ 十ｔ４）となる。
実際の回路では、バスの遷延時間Ｔｏ≧叢！であるので
、本発明によると演算回路に許される遅延時間は、従来
方式に比ベクロツクの非オーバラツプ時間Ｔ４だけ長く
できる。以上のように従来の方式は、クロックの非オー
バラツプ時間の確保のために、回路動作トイクルＴｏの
間、演算回路等の非動作時間（Ｔ３ ＋Ｔ４ ）を含む
こととなる。
、本発明によると演算回路に許される遅延時間は、従来
方式に比ベクロツクの非オーバラツプ時間Ｔ４だけ長く
できる。以上のように従来の方式は、クロックの非オー
バラツプ時間の確保のために、回路動作トイクルＴｏの
間、演算回路等の非動作時間（Ｔ３ ＋Ｔ４ ）を含む
こととなる。
一方本発明では、動作１ｔイクル１ｏの間、演算回ツサ
等に訃いては、本発明の方が高速な動作サイクル’ｏ
（＜Ｔｏ ）を実現できることとなる。
等に訃いては、本発明の方が高速な動作サイクル’ｏ
（＜Ｔｏ ）を実現できることとなる。
さらに、回路上のデータ転送遅延時間のバラツキすなわ
らデータバス上の遅延時間と演算回路の遅延時間に不均
衡が生じても動作する余裕が生ずる。
らデータバス上の遅延時間と演算回路の遅延時間に不均
衡が生じても動作する余裕が生ずる。
これはデータバスの動作時間（ｔ＋＋ｔ２）と演算回路
の動作時間（ｔｚ ＋ ｔｓ ＋ｔ４ ）との間に重な
りｔｚがあるからである。この重なりｔｚの期間、上記
バスと演算回路の遅延時間の不均衡が生じても良い。
の動作時間（ｔｚ ＋ ｔｓ ＋ｔ４ ）との間に重な
りｔｚがあるからである。この重なりｔｚの期間、上記
バスと演算回路の遅延時間の不均衡が生じても良い。
して説明した。この演算回路挟昨０、Ｐ Ｌ Ａ 、デ
コーダ、乗算器、シック、プログラムメモリ等のいわゆ
る機能回路の場合Ｔあっても同様の効果が得られる。
コーダ、乗算器、シック、プログラムメモリ等のいわゆ
る機能回路の場合Ｔあっても同様の効果が得られる。
第６図に、−膜化した機能回路を対象として本発明を実
施した例を示す。
施した例を示す。
図において、機能回路２８の入力側にマルチプレクサ２
５、入力レジスタ２６、バッファレジスタ２７８を設け
る。又、一方出力例にはバッファレジスタ２７ｂ１出力
レジスタ３・０を配置する。
５、入力レジスタ２６、バッファレジスタ２７８を設け
る。又、一方出力例にはバッファレジスタ２７ｂ１出力
レジスタ３・０を配置する。
そして、オーバラップしたクロックφ３ 、φ４ 。
φ３ら・よびφ４で制御する。
クロックφ３とφ４の位相のずれｔ１＋Ｆは演算回路７
、機能回路２８あるいはデータバスＡのデータ転送遅延
時間にもよるが、’ｌ＞Ｏ。
、機能回路２８あるいはデータバスＡのデータ転送遅延
時間にもよるが、’ｌ＞Ｏ。
ｔｚ）０ 、ｔ、）０およびｔ４〉０が必要条件であシ
、さらにｔｌ中ｔ２＋ｔｇ中ｔ４とすることが回路設剖
上適当であると瞳見られる。
、さらにｔｌ中ｔ２＋ｔｇ中ｔ４とすることが回路設剖
上適当であると瞳見られる。
第７図に他の実施例を示す。
本・（施列では、第６図における出力レジスタ３０を省
略１〜でいる。本実施例の特徴は出力側から入力側への
フィードバックがないことで、このような場合は出力側
にはφ３をクロックとするレジスタ２９があれば足りる
。同様に、出力側にレジスタ２９を設けて入力側のレジ
スタを省略することも当然に考えることができる。この
場合でも、本発明の効果を得ることができる。
略１〜でいる。本実施例の特徴は出力側から入力側への
フィードバックがないことで、このような場合は出力側
にはφ３をクロックとするレジスタ２９があれば足りる
。同様に、出力側にレジスタ２９を設けて入力側のレジ
スタを省略することも当然に考えることができる。この
場合でも、本発明の効果を得ることができる。
〔発明の効果］
本発明によれば、オーバーラツプのクロックを使用でき
る。したがって、従来例のように非オーバーラツプ区間
について考慮する・ピ・要がないので、この区間の短縮
化ができ論理回路の動作の高速化が図れる。
る。したがって、従来例のように非オーバーラツプ区間
について考慮する・ピ・要がないので、この区間の短縮
化ができ論理回路の動作の高速化が図れる。
実施１夕１」の回路のレジスタは、ＭＯＳ形のものはモ
ラろん、クロック″Ｈ”レベルでデータスルー、クロッ
クの立ち下がりでデータラッチするレジスタにも適ｍで
きる。
ラろん、クロック″Ｈ”レベルでデータスルー、クロッ
クの立ち下がりでデータラッチするレジスタにも適ｍで
きる。
本発明をｌ飄Ａ ＯＳのマイコンに使用した場合は、従
来のマイコンのクロックの最高動作周波数が８〜１２Ｍ
、Ｉ（２程度であるのに対し約２０ＭＨｚ程度のクロッ
ク動作が可能となる。
来のマイコンのクロックの最高動作周波数が８〜１２Ｍ
、Ｉ（２程度であるのに対し約２０ＭＨｚ程度のクロッ
ク動作が可能となる。
父、実施列ではマイコンの演算部を対象としたカミニコ
ン、大型コンピュータ等の演算計、その他の機能回路を
対象としてもよい。
ン、大型コンピュータ等の演算計、その他の機能回路を
対象としてもよい。
−第１図は従来のマイコンのブロック構成とくに演算部
の構成を示す図、第２図は非オーバラツプクロック方式
で制御されるＭＯ８回路のタイミングチャート、第３図
はマイコン等の高速化のために必要なタイミングチャー
ト、第４図は本発明の実施例であるマイコンのブロック
構成図、第５図はオーバラップクロック方式による制御
のタイミングチャート、第６．７図は本曵施例回路構成
を一般化した図である。 φ３ 、φ４・・・オーバラップした２相クロツク、第
１頁の続き ０発 明 者 西向井 忠彦 国分寺市東恋ケ窪央研究
所内
の構成を示す図、第２図は非オーバラツプクロック方式
で制御されるＭＯ８回路のタイミングチャート、第３図
はマイコン等の高速化のために必要なタイミングチャー
ト、第４図は本発明の実施例であるマイコンのブロック
構成図、第５図はオーバラップクロック方式による制御
のタイミングチャート、第６．７図は本曵施例回路構成
を一般化した図である。 φ３ 、φ４・・・オーバラップした２相クロツク、第
１頁の続き ０発 明 者 西向井 忠彦 国分寺市東恋ケ窪央研究
所内
Claims (1)
- 【特許請求の範囲】 １、クロックに同期して順次伝送されるデータを入力し
、所定の処理を行なう論理回路において、伝送されるデ
ータを該クロックの周期内の第１のタイミングでラッチ
する第１のレジスタと、該第１のレジスタにラッチされ
たデータに’１て所定の処理を行う機能回路と、該機能
回路により処理されたデータを該第１のタイミングより
も遅い該クロック周期内の第２のタイミングでラッチす
る第２のレジスタと、該第１のレジスタと上記機能回路
との間あるいは該機能回路と該第２のレジスタとの間の
少なくともどちらか一方に設けられた第３．０レジスタ
とを備え、該第３のレジスタは上記第１のタイミングと
上該第２のタイミングとの間の第３のタイミングでデー
タをラッチするものであることを特徴とした論理回路。 ２、前記第１のタイミングは前記クロックの立ら下がり
のタイミングであることを特徴とした第１項記載の論理
回路。 ３、前記第２のタイミングは前記クロックの立し上りの
タイミングであることを特徴とした第１項または第２項
記載の論理回路。 ４、前記第３のタイミングは前記第１のタイミングより
も１／４クロック周期遅れたタイミングであることを特
徴とした第１項、第２項または第３項記載の論理回路。 ５、前記機能回路は、マイクロコンピュータの演算回路
であることを特徴とした第１項から第４項までのいずれ
かの論理回路。ン ６、前記第１．第２．第３のレジスタはＭＯＳで構成さ
れることを特徴とした第１項〜第５項のいずれか記載の
論理回路。 ７、前記第３のレジスタは前記第１のレジスタと前記機
能回路との間および該機能回路と前記第２のレジスタと
の間の双方に設けられ、該第１のレジスタと該機能回路
との間に設けられた第３のレジスタのラッチのタイミン
グの方が、上記機能回路と上記第２のレジスタとの間に
設けられた第３のレジスタのラッチのタイミングよりも
、前記クロックの周期内において早いことを特徴とした
第１項、第５項又は第６項記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217722A JPS60110026A (ja) | 1983-11-21 | 1983-11-21 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217722A JPS60110026A (ja) | 1983-11-21 | 1983-11-21 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110026A true JPS60110026A (ja) | 1985-06-15 |
| JPH0516603B2 JPH0516603B2 (ja) | 1993-03-04 |
Family
ID=16708709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217722A Granted JPS60110026A (ja) | 1983-11-21 | 1983-11-21 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60110026A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647227A (en) * | 1987-06-02 | 1989-01-11 | Itt Ind Gmbh Deutsche | Central processor |
-
1983
- 1983-11-21 JP JP58217722A patent/JPS60110026A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647227A (en) * | 1987-06-02 | 1989-01-11 | Itt Ind Gmbh Deutsche | Central processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0516603B2 (ja) | 1993-03-04 |
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