JPS60115096A - ３トランジスタダイナミックｒａｍのリフレッシュ回路 - Google Patents
３トランジスタダイナミックｒａｍのリフレッシュ回路Info
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- JPS60115096A JPS60115096A JP58223713A JP22371383A JPS60115096A JP S60115096 A JPS60115096 A JP S60115096A JP 58223713 A JP58223713 A JP 58223713A JP 22371383 A JP22371383 A JP 22371383A JP S60115096 A JPS60115096 A JP S60115096A
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は３トランジスタダイナミックＲＡＭのリフレッ
シュ回路に関する。
シュ回路に関する。
第１図は、従来のリフレッシュ回路の一例を用いた３ト
ランジスタダイナミ、りＲＡＭ（ランダムアクセスメモ
リ）の要部を示す回路図である。
ランジスタダイナミ、りＲＡＭ（ランダムアクセスメモ
リ）の要部を示す回路図である。
各々３個の絶縁ゲート型電界効果トランジスタ（以下、
ＩＧＦＥＴというＱと１個の容量で構成されるいわゆる
３トランジスタダイナミックＲＡＭセル（以下、ＲＡＭ
セルという９１１．２と、各々２個のＩＧＦＥＴと２個
のインバータすなわち６個のＩＧＦＥＴで構成されるＲ
ＡＭセル１．２に対するリフレッシュ回路３，４と、Ｙ
デコーダ出力Ｙ。、Ｙｌで選択されるＹセレクタ５と、
入出力回路６と、ワード書込み信号ＷＷを出力するＡＮ
Ｄゲート７と、ワード読出し信号ＷＲを出力するＡＮＤ
ゲート８と、ビット書込み信号ＷＢｔ−出力するＡＮＤ
ゲート９とからなっている。なお、同図で、 ＢＯ□、
ＢＯ２はビット出力線、Ｂ１１．ＢＩ２はピット入力線
、ＷＥは書込み制御信号、φＷ、φＲ１φ□、φＰ、は
クロック信号、Ｑｌ 、Ｑ２はプリチャージ用ＩＧＦＥ
Ｔ、Ｉはデータ入ブハ０はデータ出力、ｖＤＤは電源で
ある。
ＩＧＦＥＴというＱと１個の容量で構成されるいわゆる
３トランジスタダイナミックＲＡＭセル（以下、ＲＡＭ
セルという９１１．２と、各々２個のＩＧＦＥＴと２個
のインバータすなわち６個のＩＧＦＥＴで構成されるＲ
ＡＭセル１．２に対するリフレッシュ回路３，４と、Ｙ
デコーダ出力Ｙ。、Ｙｌで選択されるＹセレクタ５と、
入出力回路６と、ワード書込み信号ＷＷを出力するＡＮ
Ｄゲート７と、ワード読出し信号ＷＲを出力するＡＮＤ
ゲート８と、ビット書込み信号ＷＢｔ−出力するＡＮＤ
ゲート９とからなっている。なお、同図で、 ＢＯ□、
ＢＯ２はビット出力線、Ｂ１１．ＢＩ２はピット入力線
、ＷＥは書込み制御信号、φＷ、φＲ１φ□、φＰ、は
クロック信号、Ｑｌ 、Ｑ２はプリチャージ用ＩＧＦＥ
Ｔ、Ｉはデータ入ブハ０はデータ出力、ｖＤＤは電源で
ある。
この従来のリフレッシュ回路３及び４は、列毎に必要な
ため、例えば、３２ＱＱｘ１２８（Ｙ）で構成される４
０９６ビツトダイナミツクＲＡＭでは、１２８個のリフ
レッシュ回路が必要で、合計６Ｘ１２８＝７６８個のＩ
ＧＦＥＴがリフレッシュ回路として必要である。ＩＧＦ
ＥＴとしてＮチャンネル型Ｅ／１）ＭＯＳトランジスタ
構成の場合、その消費電力もインバータ１個当りの消費
電力ｔ−ｐ。ｍＷとすると、平均１２８ＰｏｍＷがリフ
レッシュ回路で消費される。アクセスタイム１５０ｎ８
程度の高速のダイナミックＲＡＭでは、Ｐ、＝１ｍＷ位
あり、リフレ。
ため、例えば、３２ＱＱｘ１２８（Ｙ）で構成される４
０９６ビツトダイナミツクＲＡＭでは、１２８個のリフ
レッシュ回路が必要で、合計６Ｘ１２８＝７６８個のＩ
ＧＦＥＴがリフレッシュ回路として必要である。ＩＧＦ
ＥＴとしてＮチャンネル型Ｅ／１）ＭＯＳトランジスタ
構成の場合、その消費電力もインバータ１個当りの消費
電力ｔ−ｐ。ｍＷとすると、平均１２８ＰｏｍＷがリフ
レッシュ回路で消費される。アクセスタイム１５０ｎ８
程度の高速のダイナミックＲＡＭでは、Ｐ、＝１ｍＷ位
あり、リフレ。
シュ回路で１２８ｍＷもの消費電力となり、この４０９
６ピツトダイナミツクＲＡＭｔ−１チツプに４個集積す
るＬＳＩでは、５１２ｍＷｆ、Ｊフレッシュ回路だけで
消費すると共に、リフレッシュ回路の占有面積も、ダイ
ナミックＲＡＭ全体に対し、約”／ｌｏ占めてチップサ
イズの増大を来すという欠点があった。
６ピツトダイナミツクＲＡＭｔ−１チツプに４個集積す
るＬＳＩでは、５１２ｍＷｆ、Ｊフレッシュ回路だけで
消費すると共に、リフレッシュ回路の占有面積も、ダイ
ナミックＲＡＭ全体に対し、約”／ｌｏ占めてチップサ
イズの増大を来すという欠点があった。
本発明の目的は、前記欠点を除去することにより、消費
電力並びにチップ占有面積を大幅に減少させたところの
３トランジスタダイナミ、りＲＡＭのリフレッシュ回路
を提供することにある。
電力並びにチップ占有面積を大幅に減少させたところの
３トランジスタダイナミ、りＲＡＭのリフレッシュ回路
を提供することにある。
本発明の３トランジスタダイナミックＲＡＭのりフレッ
シュ回路は、入力がビット出力線及びリフレッシュクロ
ック信号に出力がと、ト入カ線にそれぞれ接続された２
人力ＮＡＮＤゲートあるいは２人力ＮＯＲゲートから構
成される。
シュ回路は、入力がビット出力線及びリフレッシュクロ
ック信号に出力がと、ト入カ線にそれぞれ接続された２
人力ＮＡＮＤゲートあるいは２人力ＮＯＲゲートから構
成される。
以下、本発明の実施例について図面を参照して説明する
。
。
一第２図は本発明の一実施例を用いた３トランジスタダ
イナミ、りＲＡＭの要部を示す回路図である。
イナミ、りＲＡＭの要部を示す回路図である。
本実施例は、入力がピット出カ線ＢＯ工、ＢＯ２及びリ
フレッシュクロック信号φＲＦに出力がビット入力線Ｂ
Ｉ １ ｐ Ｂ １２にそれぞれ接続された２人カＮ
ＡＮＤゲー）１２．１３から構成される。なお本実施例
はＲＡＭセルが２個の場合について示したものである。
フレッシュクロック信号φＲＦに出力がビット入力線Ｂ
Ｉ １ ｐ Ｂ １２にそれぞれ接続された２人カＮ
ＡＮＤゲー）１２．１３から構成される。なお本実施例
はＲＡＭセルが２個の場合について示したものである。
ここで、１０．１１はＲＡＭセルで、それぞれＩＧＦＥ
Ｔ Ｑ（１、Ｑｔｏ ＋ Ｑｔｔと容量ｃｍ及びＩＧＦ
ＥＴ Ｑｔｚ 。
Ｔ Ｑ（１、Ｑｔｏ ＋ Ｑｔｔと容量ｃｍ及びＩＧＦ
ＥＴ Ｑｔｚ 。
Ｑ１３．Ｑ□４．容量Ｃ２とがら構成され、ＩＧＦＥＴ
Ｑ ９ 。
Ｑ ９ 。
Ｑ□２のゲートはワード書込信号Ｗｗにドレインはビッ
ト人力＃ＢＩ、、ＢＩ２に、ＩＧＦＥＴＱｕ、Ｑ□４ノ
ケートハワード読出信号ＷＲにドレインはビット出力線
ＢＯ□、ＢＯ２にそれぞれ接続され、 ＩＧＦＥＴＱ９
のソース、ＩＧＦＥＴＱ工。のゲート及び容量Ｃ１の一
端は共通接続されて節点Ｎ１を、ＩＧＦＥＴＱ１２のソ
ース、ＩＧＦＥＴＣｈｓのゲート及び容量Ｃ２の一端は
共通接続されて節点Ｎ２ｔ−形成している。
ト人力＃ＢＩ、、ＢＩ２に、ＩＧＦＥＴＱｕ、Ｑ□４ノ
ケートハワード読出信号ＷＲにドレインはビット出力線
ＢＯ□、ＢＯ２にそれぞれ接続され、 ＩＧＦＥＴＱ９
のソース、ＩＧＦＥＴＱ工。のゲート及び容量Ｃ１の一
端は共通接続されて節点Ｎ１を、ＩＧＦＥＴＱ１２のソ
ース、ＩＧＦＥＴＣｈｓのゲート及び容量Ｃ２の一端は
共通接続されて節点Ｎ２ｔ−形成している。
１４はＹ七しクタで、ゲートがＹデコーダ出力Ｙｏにド
レインがビット出力線ＢＯ１にソースが節点Ｎ３にそれ
ぞれ接続されたＩＧＦＥＴＱｓと、ゲートがＹデコーダ
出力Ｙ□にドレインがビット出力線ＢＯ２にソースが節
点Ｎ３にそれぞれ接続されたＩＧＦＥＴＱｓとから構成
される。
レインがビット出力線ＢＯ１にソースが節点Ｎ３にそれ
ぞれ接続されたＩＧＦＥＴＱｓと、ゲートがＹデコーダ
出力Ｙ□にドレインがビット出力線ＢＯ２にソースが節
点Ｎ３にそれぞれ接続されたＩＧＦＥＴＱｓとから構成
される。
１５は入出力回路で、ゲートがビット書込み信号ＷＢに
ドレインが負ｉ点Ｎ３にソースがデータ人力Ｉｅ入力と
するインバータ１９の出力にそれぞれ接続されたＩＧＦ
ＩＩ；Ｔ Ｑｙと、ゲートがクロ、り信号φ、にドレイ
ンが節点Ｎ３にソースがデータ出力Ｏｆ！：出力するイ
ンバータ２ｏの入力にそれぞれ接続されたＩＧＦＥＴＱ
ｓとから構成される。
ドレインが負ｉ点Ｎ３にソースがデータ人力Ｉｅ入力と
するインバータ１９の出力にそれぞれ接続されたＩＧＦ
ＩＩ；Ｔ Ｑｙと、ゲートがクロ、り信号φ、にドレイ
ンが節点Ｎ３にソースがデータ出力Ｏｆ！：出力するイ
ンバータ２ｏの入力にそれぞれ接続されたＩＧＦＥＴＱ
ｓとから構成される。
更に、ＩＧＦＥＴＱｓ、Ｑ４はビット出力線ＢＯ１゜Ｂ
Ｏ，のプリチャージ用で、ゲートがクロック信号φＰに
ドレインが電源ＶＤＤにソースがビット出力線ＢＯ□、
Ｂ０２にそれぞれ接続されている。
Ｏ，のプリチャージ用で、ゲートがクロック信号φＰに
ドレインが電源ＶＤＤにソースがビット出力線ＢＯ□、
Ｂ０２にそれぞれ接続されている。
又、１６はＸデコーダ出力Ｘ。とクロック信号φ７の入
力によりワード書込み信号ｗｗｆｆ−出力するＡＮＤゲ
ート、１７はＸデコーダ出力Ｘ。とクロック信号φ８の
入力によりワード読出し信号ＷＲｔ出力するＡＮＤゲー
ト、１８は書込み制御信号ＷＥとクロック信号φＷの入
力によりビット壱−込み信号ＷＢｔ出力するＡＮＤゲー
トである。
力によりワード書込み信号ｗｗｆｆ−出力するＡＮＤゲ
ート、１７はＸデコーダ出力Ｘ。とクロック信号φ８の
入力によりワード読出し信号ＷＲｔ出力するＡＮＤゲー
ト、１８は書込み制御信号ＷＥとクロック信号φＷの入
力によりビット壱−込み信号ＷＢｔ出力するＡＮＤゲー
トである。
次に、第３図に示す第２図の動作タイミング図を参照し
て本実施例の動作について説明する。
て本実施例の動作について説明する。
ＲＡＭセルｌＯに対する書込みと、ＲＡＭセル１１に対
するリフレッシュ期間のＴＩの期間と、 ＲＡＭセル１
１に対する読出しと、ＲＡＭセル１０．１１に対するリ
フレッシュ期間のＴ２の期間について説明する。なお、
Ｔ□の期間の前にはＲＡＭセル１０の容量Ｃ１と、ＲＡ
Ｍセル１１の容量Ｃ２には、第３図のＮ１．Ｎ２に示す
ように、電荷が充電されていないものとする。更に、Ｔ
１の期間ではＸデコーダ出力Ｘ。、Ｙデコーダ出力Ｙい
書込み制御信号ＷＥ、データ人力Ｉが１”、Ｙデコーダ
出力Ｙ□が“０”であるとする。
するリフレッシュ期間のＴＩの期間と、 ＲＡＭセル１
１に対する読出しと、ＲＡＭセル１０．１１に対するリ
フレッシュ期間のＴ２の期間について説明する。なお、
Ｔ□の期間の前にはＲＡＭセル１０の容量Ｃ１と、ＲＡ
Ｍセル１１の容量Ｃ２には、第３図のＮ１．Ｎ２に示す
ように、電荷が充電されていないものとする。更に、Ｔ
１の期間ではＸデコーダ出力Ｘ。、Ｙデコーダ出力Ｙい
書込み制御信号ＷＥ、データ人力Ｉが１”、Ｙデコーダ
出力Ｙ□が“０”であるとする。
クロック信号φＰが＠１″の期間は、ＩＧＦＥＴＱ３゜
Ｑ４はオンし、ビット出力線ＢＯ１，ＢＯ□ａ＠１”に
プリチャージされる。Ｘデコーダ出力Ｘ。がｌ″′なの
で、クロック信号φＢが“１″になるとＡＮＤゲート１
７の出力であるワード読出し信号ＷＲが“１ｍになり、
ＩＧＦＥＴＱ□１＊ Ｑ１４ ｒｈオンし、ＲＡＭセル
１０及び１１が読み出される。節点Ｎ、、Ｎ２は０″な
ので、ビット出力線ＢＯ□、ＢＯ，は共に電荷を保持し
、１″のままである。ＮＡＮＤゲー） １２．１３はリ
フレッシュクロック信号φＲＦ’が０”の間、”１″を
出力している。Ｙデコーダ出力Ｙ。が１”なのテＩＧＦ
］ｉＣＴ Ｑｓはオンし、Ｙデコーダ出力Ｙ□は０＃な
のでＩＧＦＥＴＱｓはオフしている。書込み制御信号Ｗ
Ｅが１”なので、クロック信号φＷが′１”になるとＡ
ＮＤゲート１８の出力であるピット書込み制用のＩＧＦ
ＥＴ Ｑ、はオンし、インバータ１９の出方″Ｏ”がＩ
ＧＦＥＴＱｔ、Ｑｓを通して、ピット出方線ＢＯ１に伝
達され、リフレッシュクロック信号φＲＦもクロック信
号φＷが′１＃の間は１”になっていて、ＮＡＮＤゲー
ト１２はインバータ１９の出力“ｏ″を反転し、１＃を
出力する。ＡＮＤゲー目６の出力であるワード書込み信
号ｗｗはクロック信号φＷが“１″のときは“１″にな
り、ＩＧＦＥＴＱｌ、ＱＴ２はオンする。かくして、Ｎ
ＡＮＤゲート１２の出力″１″がＩＧＦＥＴ Ｑｓ ｋ
通して、節点Ｎ１に入り、容量ｃ１を充電する。すなわ
ちデータ入力■のデータがＲＡＭセル１０に対して書込
まれる。一方ＲＡＭセル１１に対しては、ＩＧＦＥＴＱ
６がオフしているので、リフレッシ−クロック信号φＲ
Ｆが１１”の間はＮＡＮＤゲート１３の出力はθ″ニな
り、ＩＧＦＥＴＱ。
Ｑ４はオンし、ビット出力線ＢＯ１，ＢＯ□ａ＠１”に
プリチャージされる。Ｘデコーダ出力Ｘ。がｌ″′なの
で、クロック信号φＢが“１″になるとＡＮＤゲート１
７の出力であるワード読出し信号ＷＲが“１ｍになり、
ＩＧＦＥＴＱ□１＊ Ｑ１４ ｒｈオンし、ＲＡＭセル
１０及び１１が読み出される。節点Ｎ、、Ｎ２は０″な
ので、ビット出力線ＢＯ□、ＢＯ，は共に電荷を保持し
、１″のままである。ＮＡＮＤゲー） １２．１３はリ
フレッシュクロック信号φＲＦ’が０”の間、”１″を
出力している。Ｙデコーダ出力Ｙ。が１”なのテＩＧＦ
］ｉＣＴ Ｑｓはオンし、Ｙデコーダ出力Ｙ□は０＃な
のでＩＧＦＥＴＱｓはオフしている。書込み制御信号Ｗ
Ｅが１”なので、クロック信号φＷが′１”になるとＡ
ＮＤゲート１８の出力であるピット書込み制用のＩＧＦ
ＥＴ Ｑ、はオンし、インバータ１９の出方″Ｏ”がＩ
ＧＦＥＴＱｔ、Ｑｓを通して、ピット出方線ＢＯ１に伝
達され、リフレッシュクロック信号φＲＦもクロック信
号φＷが′１＃の間は１”になっていて、ＮＡＮＤゲー
ト１２はインバータ１９の出力“ｏ″を反転し、１＃を
出力する。ＡＮＤゲー目６の出力であるワード書込み信
号ｗｗはクロック信号φＷが“１″のときは“１″にな
り、ＩＧＦＥＴＱｌ、ＱＴ２はオンする。かくして、Ｎ
ＡＮＤゲート１２の出力″１″がＩＧＦＥＴ Ｑｓ ｋ
通して、節点Ｎ１に入り、容量ｃ１を充電する。すなわ
ちデータ入力■のデータがＲＡＭセル１０に対して書込
まれる。一方ＲＡＭセル１１に対しては、ＩＧＦＥＴＱ
６がオフしているので、リフレッシ−クロック信号φＲ
Ｆが１１”の間はＮＡＮＤゲート１３の出力はθ″ニな
り、ＩＧＦＥＴＱ。
全通して節点Ｎ２に＠Ｏ”ｉ戻して、ＲＡＭセル１１を
リフレッシュする。
リフレッシュする。
次にＴ２の期間では、Ｙデコーダ出力Ｙ。が″ｏ′：Ｙ
デコーダ出力Ｙ□が１１１＃に、書込み制御信号ＷＥが
０”に変わり、ＩＧＦＥＴＱｓはオフ、ＩＧＦＥＴＱ６
はオンになり、ＡＮＤゲート１８の出力であるビット書
込み信号ＷＢはＩＩＯ＃になるのでＩＧＦＥＴＱ７はオ
フする。従がりて、ＲＡＭセル１０及びＲＡＭセル１１
に対する書込みは行なわれない。クロック信号φＰが“
１”のときに再び、ビット出力線ＢＯ，，ＢＯ２ｔ−各
々ＩＧＦＦＣＴＱａ 、Ｑ４を通して６１”にプリチャ
ージし、クロック信号φＲが“１”のときに、ＩＧＦＥ
ＴＱｒ□、Ｑ□４．及びＩＧＦＥＴＱ８はオンし、節点
Ｎ１は１１″なのでＩＧＦＥＴ Ｑｌｏはオンしており
、ビット出力線ＢＯ□の電荷はＩＧＦＥＴＱｌｏ。
デコーダ出力Ｙ□が１１１＃に、書込み制御信号ＷＥが
０”に変わり、ＩＧＦＥＴＱｓはオフ、ＩＧＦＥＴＱ６
はオンになり、ＡＮＤゲート１８の出力であるビット書
込み信号ＷＢはＩＩＯ＃になるのでＩＧＦＥＴＱ７はオ
フする。従がりて、ＲＡＭセル１０及びＲＡＭセル１１
に対する書込みは行なわれない。クロック信号φＰが“
１”のときに再び、ビット出力線ＢＯ，，ＢＯ２ｔ−各
々ＩＧＦＦＣＴＱａ 、Ｑ４を通して６１”にプリチャ
ージし、クロック信号φＲが“１”のときに、ＩＧＦＥ
ＴＱｒ□、Ｑ□４．及びＩＧＦＥＴＱ８はオンし、節点
Ｎ１は１１″なのでＩＧＦＥＴ Ｑｌｏはオンしており
、ビット出力線ＢＯ□の電荷はＩＧＦＥＴＱｌｏ。
Ｑｌｌ ’に通して放電され、ビット出力線ＢＯ１は“
０″になる。又、節点Ｎ２は０″なので、ＩＧＦＥＴＱ
ｌａはオフしビット出力線ＢＯ２は”１″を保持し、
ＩＧＦＥＴＱ６．Ｑ８を通して、インバータ２０の入力
に”ｌ’ｔ−伝達し、インバータ２０のデータ出力０は
０“になり、ＲＡＭセル１１の内容が読出爆れる。
０″になる。又、節点Ｎ２は０″なので、ＩＧＦＥＴＱ
ｌａはオフしビット出力線ＢＯ２は”１″を保持し、
ＩＧＦＥＴＱ６．Ｑ８を通して、インバータ２０の入力
に”ｌ’ｔ−伝達し、インバータ２０のデータ出力０は
０“になり、ＲＡＭセル１１の内容が読出爆れる。
リフレッシュクロック信号φＲＦが”０”のときは、Ｎ
ＡＮＤゲート１２及び１３は１１′″であり、クロック
信号φＷ及びリフレッシ−クロック信号φＲＦが１＃に
なると、ＮＡＮＤゲート１３の出力は“０″になし、Ｉ
ＧＦＥＴＱ□２′ｆ：通してＲＡＭセル１１の節点Ｎ２
に０”が戻りリフレッシュされ、ＮＡＮＤゲート１２は
ビット出力線ＢＯ□の０″を反転し°′１″となシ、Ｉ
ＧＦＥＴＱｅを通してＲＡＭセル１０の節点Ｎ、にｌ＃
が戻シリフレッシュされる。
ＡＮＤゲート１２及び１３は１１′″であり、クロック
信号φＷ及びリフレッシ−クロック信号φＲＦが１＃に
なると、ＮＡＮＤゲート１３の出力は“０″になし、Ｉ
ＧＦＥＴＱ□２′ｆ：通してＲＡＭセル１１の節点Ｎ２
に０”が戻りリフレッシュされ、ＮＡＮＤゲート１２は
ビット出力線ＢＯ□の０″を反転し°′１″となシ、Ｉ
ＧＦＥＴＱｅを通してＲＡＭセル１０の節点Ｎ、にｌ＃
が戻シリフレッシュされる。
本実施例のリフレッシュ回路においては、リフレッシュ
クロック信号φｎｖがθ″の間はリフレッシュ用のＮＡ
ＮＤゲート１２．１３はすべて１＃になり、あらかじめ
、すべてのビット入力線ＢＩ工、ＢＩ２ｋｂ書込み又は
リフレッシュされるときにプリチャージするので、書込
み速度を速いものにすることができ、リフレッシュ用の
ＮＡＮＤゲート１２゜１３のＩＧＦＥＴの幅Ｗ寸法やＲ
ＡＭセル１１．１２に示されるトランスファーゲート用
のＩＧＦＥＴＱ、。
クロック信号φｎｖがθ″の間はリフレッシュ用のＮＡ
ＮＤゲート１２．１３はすべて１＃になり、あらかじめ
、すべてのビット入力線ＢＩ工、ＢＩ２ｋｂ書込み又は
リフレッシュされるときにプリチャージするので、書込
み速度を速いものにすることができ、リフレッシュ用の
ＮＡＮＤゲート１２゜１３のＩＧＦＥＴの幅Ｗ寸法やＲ
ＡＭセル１１．１２に示されるトランスファーゲート用
のＩＧＦＥＴＱ、。
Ｑ１□の幅■寸法金小さくでき、容量Ｃ□、Ｃ２の大き
さも大きくすることができる。ＮＡＮＤゲート１λ１３
がＮチャンネルＥ／ＤＭＯ８）う／ジスタ構造の場合は
、ＮＡＮＤゲート１２．１３の出力が１″になっている
ときはデプレッションの負荷ＭＯ８）うンジスタに電流
は流れないので、ＮＡＮＤゲ〜ト１２゜１３で電力を消
費しない。つまりリフレッシ−クロック信号φＲＦが“
０″のときは必らずリフレッシ−用ＮＡＮＤゲート１２
．１３は１”になシ、ＮＡＮＤゲー）１２，１３がオン
する割合がその分だけ減り大幅に消費電力が低減される
。又、本実施例のりフレッシュ回路は従来例のリフレッ
シュ回路より素子数が１／２になり、リフレッシュ回路
の占有面積が大幅に小き（なる。
さも大きくすることができる。ＮＡＮＤゲート１λ１３
がＮチャンネルＥ／ＤＭＯ８）う／ジスタ構造の場合は
、ＮＡＮＤゲート１２．１３の出力が１″になっている
ときはデプレッションの負荷ＭＯ８）うンジスタに電流
は流れないので、ＮＡＮＤゲ〜ト１２゜１３で電力を消
費しない。つまりリフレッシ−クロック信号φＲＦが“
０″のときは必らずリフレッシ−用ＮＡＮＤゲート１２
．１３は１”になシ、ＮＡＮＤゲー）１２，１３がオン
する割合がその分だけ減り大幅に消費電力が低減される
。又、本実施例のりフレッシュ回路は従来例のリフレッ
シュ回路より素子数が１／２になり、リフレッシュ回路
の占有面積が大幅に小き（なる。
なお、以上の説明においては、論理構成は正論理を用い
たけれども、負論理の場合にはＮＡＮＤゲ−）ｉＮＯＲ
ゲートにＡＮＤゲートｔＯＲゲートに変えることによシ
、同様に本発明を適用できることはもち論である。又、
ＩＧＦＥＴとしてＮチャネル型を用いたがＰチャネル型
の場合も同様に本発明を適用できることは明らかである
。
たけれども、負論理の場合にはＮＡＮＤゲ−）ｉＮＯＲ
ゲートにＡＮＤゲートｔＯＲゲートに変えることによシ
、同様に本発明を適用できることはもち論である。又、
ＩＧＦＥＴとしてＮチャネル型を用いたがＰチャネル型
の場合も同様に本発明を適用できることは明らかである
。
以上、詳細に説明したとおり、本発明の３トランジスタ
ダイナミックＲＡＭのリフレッシュ回路は。
ダイナミックＲＡＭのリフレッシュ回路は。
ＮＡＮＤゲート（あるいはＮＯＲゲート）で構成される
ので、必要な絶縁ゲート型電界効果トランジスタの数は
従来例の１／２となシチップの占有面積が大幅に減少す
ると共に、リフ１／７シユ用のクロック信号が０”のと
きは必ずＮＡＮＤゲート（あるじはＮＯＲゲート）の出
力は１″となり電流が流れないのでその分リフレッシュ
回路の消費電力を大幅に減少させるという効果を有して
いる。更にビット入力線のプリチャージが合理化される
ので書込み速度が向上するという効果が付加妊れる。
ので、必要な絶縁ゲート型電界効果トランジスタの数は
従来例の１／２となシチップの占有面積が大幅に減少す
ると共に、リフ１／７シユ用のクロック信号が０”のと
きは必ずＮＡＮＤゲート（あるじはＮＯＲゲート）の出
力は１″となり電流が流れないのでその分リフレッシュ
回路の消費電力を大幅に減少させるという効果を有して
いる。更にビット入力線のプリチャージが合理化される
ので書込み速度が向上するという効果が付加妊れる。
従って、本発明を用いることにより、より高速化され、
より低消費電力で動作する、より低価格な３トランジス
タダイナミックＲＡＭ ′ｔ−提供することができる。
より低消費電力で動作する、より低価格な３トランジス
タダイナミックＲＡＭ ′ｔ−提供することができる。
第１図は従来のリフレッシュ回路の一例を用いた３トラ
ンジスタダイナミックＲＡＭの要部金示す回路図、第２
図は本発明の一実施例を用いた３トランジスタダイナミ
ックＲＡＭの要部を示す回路図、第３図は第２図の動作
タイミング図である。 １．２・・・・・・ＲＡＭセル、３，４・・・・・・リ
フレッシュ回路、５・・・・・・Ｙセレクタ、６・・・
・・・入出力回路、？、８．９・・・・・・ＡＮＤゲー
ト、１０．１１・・・・・・ＲＡＭセル、１２ 、１３
・・・・・・ＮＡＮＤゲート、１４・・・・・・Ｙセレ
クタ、１５・・・・・・入出力回路、１６，１７．１８
・・・・・・ＡＮＤゲート、１９゜２０・・・・・・イ
ンバータ、Ｂ１１．ＢＩ２・・・・・・ビット入力線、
ＢＯ□、ＢＯ□・・・・・・ピット出力線％ Ｃ１１Ｃ
２・・・・・・容量、■・・・・・・データ入力、Ｎ、
、Ｎ２１Ｎ３・・・・・・節点、０・・・・・・データ
出力ｓ ＶＤＤ・・・・・・電源、ＷＢ・・・・・・ビ
ット書込み信号、ＷＥ・・・・・・書込み制御信号、Ｗ
Ｒ・・・・・・ワード読出し信号、ＷＷ・・・・・・ワ
ード書込み信号、Ｘｏ・・・・・・Ｘデコーダ出力、Ｙ
ｏ、Ｙ、・・・・・・Ｙデコーダ出力、φ２．φ８．φ
７・・・・・・クロック信号、φＲＦ・・・・・・リフ
レッシュクロック信号。 代理人 弁理士 内 原 晋
ンジスタダイナミックＲＡＭの要部金示す回路図、第２
図は本発明の一実施例を用いた３トランジスタダイナミ
ックＲＡＭの要部を示す回路図、第３図は第２図の動作
タイミング図である。 １．２・・・・・・ＲＡＭセル、３，４・・・・・・リ
フレッシュ回路、５・・・・・・Ｙセレクタ、６・・・
・・・入出力回路、？、８．９・・・・・・ＡＮＤゲー
ト、１０．１１・・・・・・ＲＡＭセル、１２ 、１３
・・・・・・ＮＡＮＤゲート、１４・・・・・・Ｙセレ
クタ、１５・・・・・・入出力回路、１６，１７．１８
・・・・・・ＡＮＤゲート、１９゜２０・・・・・・イ
ンバータ、Ｂ１１．ＢＩ２・・・・・・ビット入力線、
ＢＯ□、ＢＯ□・・・・・・ピット出力線％ Ｃ１１Ｃ
２・・・・・・容量、■・・・・・・データ入力、Ｎ、
、Ｎ２１Ｎ３・・・・・・節点、０・・・・・・データ
出力ｓ ＶＤＤ・・・・・・電源、ＷＢ・・・・・・ビ
ット書込み信号、ＷＥ・・・・・・書込み制御信号、Ｗ
Ｒ・・・・・・ワード読出し信号、ＷＷ・・・・・・ワ
ード書込み信号、Ｘｏ・・・・・・Ｘデコーダ出力、Ｙ
ｏ、Ｙ、・・・・・・Ｙデコーダ出力、φ２．φ８．φ
７・・・・・・クロック信号、φＲＦ・・・・・・リフ
レッシュクロック信号。 代理人 弁理士 内 原 晋
Claims (1)
- 入力がビット出力線及びリフレッシュクロック信号に出
力がビット出力線にそれぞれ接続された２人力ＮＡＮＤ
ゲートあるいは２人力ＮＯＲゲートで構成されることを
特徴とする３トランジスタダイナミックＲＡＭのリフレ
ッシュ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223713A JPS60115096A (ja) | 1983-11-28 | 1983-11-28 | ３トランジスタダイナミックｒａｍのリフレッシュ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223713A JPS60115096A (ja) | 1983-11-28 | 1983-11-28 | ３トランジスタダイナミックｒａｍのリフレッシュ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60115096A true JPS60115096A (ja) | 1985-06-21 |
Family
ID=16802496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223713A Pending JPS60115096A (ja) | 1983-11-28 | 1983-11-28 | ３トランジスタダイナミックｒａｍのリフレッシュ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60115096A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154293A (ja) * | 1985-12-26 | 1987-07-09 | Casio Comput Co Ltd | 半導体記憶装置 |
| US6307788B1 (en) | 1998-06-24 | 2001-10-23 | Yamaha Corporation | Semiconductor memory cell having read/write circuit capable of performing random access |
-
1983
- 1983-11-28 JP JP58223713A patent/JPS60115096A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154293A (ja) * | 1985-12-26 | 1987-07-09 | Casio Comput Co Ltd | 半導体記憶装置 |
| US6307788B1 (en) | 1998-06-24 | 2001-10-23 | Yamaha Corporation | Semiconductor memory cell having read/write circuit capable of performing random access |
| US6317365B1 (en) | 1998-06-24 | 2001-11-13 | Yamaha Corporation | Semiconductor memory cell |
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