JPS60117816A - 電源制御信号遅延回路 - Google Patents
電源制御信号遅延回路Info
- Publication number
- JPS60117816A JPS60117816A JP22722683A JP22722683A JPS60117816A JP S60117816 A JPS60117816 A JP S60117816A JP 22722683 A JP22722683 A JP 22722683A JP 22722683 A JP22722683 A JP 22722683A JP S60117816 A JPS60117816 A JP S60117816A
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- JP
- Japan
- Prior art keywords
- control signal
- transistor
- power supply
- diode
- supply control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K2017/226—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in bipolar transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、たとえばテレビジョン受像機等に使用され
る電源制御信号遅延回路に関するものである。
る電源制御信号遅延回路に関するものである。
第１図は従来の電源制御信号遅延回路の構成を示すもの
である。同図において、ｆｉｌは制御信号発生回路であ
り、電源制御信号発生端子（２）および切替信号発生端
子（３）を有する。制御信号発生端子（２）は電源制御
用トランジスタ（４）のベースに接続され、また切替信
号発生端子（３）は切替回路（５）に接続されている。
である。同図において、ｆｉｌは制御信号発生回路であ
り、電源制御信号発生端子（２）および切替信号発生端
子（３）を有する。制御信号発生端子（２）は電源制御
用トランジスタ（４）のベースに接続され、また切替信
号発生端子（３）は切替回路（５）に接続されている。
この切替回路（６）はたとえば、テレビジョン放送とビ
デオデツキからの信号とを切りかえるためのものである
。（６）は電源で、上記トランジスタ（４）で駆動洞部
されるトランジスタ（７）のコレクタと、トランジスタ
（７）のコレクタｅベース間に接続された抵抗体（８）
に給電するように構成されている。
デオデツキからの信号とを切りかえるためのものである
。（６）は電源で、上記トランジスタ（４）で駆動洞部
されるトランジスタ（７）のコレクタと、トランジスタ
（７）のコレクタｅベース間に接続された抵抗体（８）
に給電するように構成されている。
上記トランジスタ（７）のエミッタは、他端が接地され
たコンデンサ）９）の一端と抵抗体（ｌＯ）の一端とに
接続され、抵抗体（ｌＯ）の他端は定電圧ダイオード（
１１）、コンデンサ（１２）、および抵抗体（１３］
、θ匍の接続点に接続されている。上記抵抗体０匈の他
端は抵抗体の７）に並列接続され、かつ抵抗体０騰とで
遅延時定数を決定するコンデンサ（１５）、トランジス
タ（Ｉ６）のエミッタに接続され、さらにトランジスタ
（＋呻のベースはトランジスタ０７）のコレツ゛りに接
続されている。またトランジスタＱ′７）のエミッタは
抵抗体（Ｉ８）を介して接地され、またそのベースは、
抵抗体（１４）の他端とダイオードのアノードとの接続
点に接続されている。
たコンデンサ）９）の一端と抵抗体（ｌＯ）の一端とに
接続され、抵抗体（ｌＯ）の他端は定電圧ダイオード（
１１）、コンデンサ（１２）、および抵抗体（１３］
、θ匍の接続点に接続されている。上記抵抗体０匈の他
端は抵抗体の７）に並列接続され、かつ抵抗体０騰とで
遅延時定数を決定するコンデンサ（１５）、トランジス
タ（Ｉ６）のエミッタに接続され、さらにトランジスタ
（＋呻のベースはトランジスタ０７）のコレツ゛りに接
続されている。またトランジスタＱ′７）のエミッタは
抵抗体（Ｉ８）を介して接地され、またそのベースは、
抵抗体（１４）の他端とダイオードのアノードとの接続
点に接続されている。
（２０）はダイオード（■９）のカソードと接地との間
に介挿された抵抗体である。上記トランジスタ（国のコ
レクタは抵抗体（２１）およびトランジスタ（２２）の
ベースに接続され、またトランジスタ（２２のコレクタ
は切替回路（５）のリセット端子内に接続されている。
に介挿された抵抗体である。上記トランジスタ（国のコ
レクタは抵抗体（２１）およびトランジスタ（２２）の
ベースに接続され、またトランジスタ（２２のコレクタ
は切替回路（５）のリセット端子内に接続されている。
第２図は電源制御信号ａ、切替信号ｂ、リセット信号Ｃ
のタイミングを示すもので、電源制御信号ａに比して、
切替信号すはｔｌの時間遅れを、またリセット信号Ｃは
ｔ２の時間遅れをもっている。
のタイミングを示すもので、電源制御信号ａに比して、
切替信号すはｔｌの時間遅れを、またリセット信号Ｃは
ｔ２の時間遅れをもっている。
つぎに上記構成の動作を説明する。
第１図および第２図において、制御信号発生回路ｆ１＋
より電源ＯＮの制御信号ａがトランジスタ（４）のベー
スに印加されると、該トランジスタ（４）は非導通とな
り、トランジスタ（７）が非導通状態から導通状態とな
る。このため抵抗体（１０）を介して定電圧ダイオード
（ＩＩ）およびコンデンサ（１２）に電源（６）の電圧
が印加され、電源投入状態となる。トランジスタ（１６
）のエミッタは、抵抗体（１３）と、コンデンサ（１５
）による時定数で電圧立上りの遅延を受ける。このため
該トランジスタ（国は電源投入時からｔ２遅延したタイ
ミングで導通することになる。トランジスタ（ｌ→の導
通によりトランジスタ（２乃も導通し、端子１２３）に
リセット信号Ｃを送る。トランジスタ（１６）の導通後
、抵抗体（２１）およびトランジスタ（四のベース電流
が抵抗体（１３）の負荷電流に加算され、トランジスタ
０６）のエミッタ電位は降下するとともに、ベース電流
が減少し、トランジスタ（四は遮断状態となり、端子−
でのリセットが完了する。
より電源ＯＮの制御信号ａがトランジスタ（４）のベー
スに印加されると、該トランジスタ（４）は非導通とな
り、トランジスタ（７）が非導通状態から導通状態とな
る。このため抵抗体（１０）を介して定電圧ダイオード
（ＩＩ）およびコンデンサ（１２）に電源（６）の電圧
が印加され、電源投入状態となる。トランジスタ（１６
）のエミッタは、抵抗体（１３）と、コンデンサ（１５
）による時定数で電圧立上りの遅延を受ける。このため
該トランジスタ（国は電源投入時からｔ２遅延したタイ
ミングで導通することになる。トランジスタ（ｌ→の導
通によりトランジスタ（２乃も導通し、端子１２３）に
リセット信号Ｃを送る。トランジスタ（１６）の導通後
、抵抗体（２１）およびトランジスタ（四のベース電流
が抵抗体（１３）の負荷電流に加算され、トランジスタ
０６）のエミッタ電位は降下するとともに、ベース電流
が減少し、トランジスタ（四は遮断状態となり、端子−
でのリセットが完了する。
なお、制御信号発生回路＋１＋の状況に応じて、切替信
号すは、電源制御信号ａよりｔ１遅延して発生する場合
と、発生しない場合がある。
号すは、電源制御信号ａよりｔ１遅延して発生する場合
と、発生しない場合がある。
以上のように従来のものは、抵抗体（１３）とコンデン
サ（１６）の充電時定数によって、リセットタイミング
を決定するものであるから、電源制御信号ａが早いタイ
ミングで連続して送出されると、リセットパルスのタイ
ミングがずれ、切替回路（５）をリセットした後に、切
替信号すが切替回路（６）に入り、＼ 切替、）ｉ、ｊ
、作、起。す欠点力、あつぇ。
サ（１６）の充電時定数によって、リセットタイミング
を決定するものであるから、電源制御信号ａが早いタイ
ミングで連続して送出されると、リセットパルスのタイ
ミングがずれ、切替回路（５）をリセットした後に、切
替信号すが切替回路（６）に入り、＼ 切替、）ｉ、ｊ
、作、起。す欠点力、あつぇ。
この発明は上記従来のものの欠点を除去するためなされ
たもので、切替回路をリセットさせるリセット回路のタ
イミング起点を、電源制御信号の連続、不連続に関係な
く、最後の制御信号にとるように構成することにより、
切換回路の誤動作を防止し得る電源制御信号遅延回路を
提供することを目的としている。
たもので、切替回路をリセットさせるリセット回路のタ
イミング起点を、電源制御信号の連続、不連続に関係な
く、最後の制御信号にとるように構成することにより、
切換回路の誤動作を防止し得る電源制御信号遅延回路を
提供することを目的としている。
第８図はこの発明に係る電源制御信号遅延回路の一例を
示すもので、第１図と同一部所には同一符号を付して説
明を省略する。
示すもので、第１図と同一部所には同一符号を付して説
明を省略する。
同図において、（２４Ｉは電源制御信号ａの検出回路、
（ハ）は遅延出力回路である。翰はトランジスタ（４）
のコレクタに接続された抵抗体であり、その他端は、放
電用ダイオード（２７１と充電用抵抗体瞥との並列回路
における上記ダイオードレηのカソード側に接続されて
いる。ダイオードシηのアノード側はコンデンサ？９）
および定電圧ダイオード例のカソード側に接続され、ま
た上記定電圧ダイオード−のアノード側は抵抗体（３１
）を介して遅延出力回路□□□におけるトランジスタ□
□□のベースに接続されている。トランジスタ暁のコレ
クタは、トランジスタ（３６）のベースと、一端が定電
圧ダイオード（川のカソードに接続された抵抗体−の他
端と、一端が接地された抵抗体（３４）の他端とに接続
されている。トランジスタ（３６）のコレクタは抵抗体
に５）を介してトランジスタαηのベースに接続されて
いる。
（ハ）は遅延出力回路である。翰はトランジスタ（４）
のコレクタに接続された抵抗体であり、その他端は、放
電用ダイオード（２７１と充電用抵抗体瞥との並列回路
における上記ダイオードレηのカソード側に接続されて
いる。ダイオードシηのアノード側はコンデンサ？９）
および定電圧ダイオード例のカソード側に接続され、ま
た上記定電圧ダイオード−のアノード側は抵抗体（３１
）を介して遅延出力回路□□□におけるトランジスタ□
□□のベースに接続されている。トランジスタ暁のコレ
クタは、トランジスタ（３６）のベースと、一端が定電
圧ダイオード（川のカソードに接続された抵抗体−の他
端と、一端が接地された抵抗体（３４）の他端とに接続
されている。トランジスタ（３６）のコレクタは抵抗体
に５）を介してトランジスタαηのベースに接続されて
いる。
つぎに、上記構成の動作を説明する。
第３図において、＠２図の電源制御信号ａがトランジス
タ（４）に印加され、トランジスタ（４）が非導通状態
となると、該トランジスタ（４）のコレクタ電位は上昇
し、抵抗体（２６） 、 （２１１９を介してコンデン
サレ９）の電位が上昇する。コンデンサシ９）の電位が
定電圧ダイオード（３０）の定電圧を越えると、トラン
ジスタ□□□は導通する。このためトランジスタ□□□
はベース入力が遮断され、コレクタ側は開放され、トラ
ンジスタ０７）の導通とともに、従来と同様にトランジ
スターのコレクタ側にリセット信号Ｃ（第２図）が発生
する。一方、電源制御信号ａがＯＮ、ＯＦＦ、ＯＮと連
続する場合、ＯＦＦ時にトランジスタ（４）が導通する
ので、コンデンサ（ハ）の電荷がダイオード伐ηを介し
て放電され、検出回路（財）は初期化される。つまり、
電源制御信号ａがＯＮ、ＯＦＦ。
タ（４）に印加され、トランジスタ（４）が非導通状態
となると、該トランジスタ（４）のコレクタ電位は上昇
し、抵抗体（２６） 、 （２１１９を介してコンデン
サレ９）の電位が上昇する。コンデンサシ９）の電位が
定電圧ダイオード（３０）の定電圧を越えると、トラン
ジスタ□□□は導通する。このためトランジスタ□□□
はベース入力が遮断され、コレクタ側は開放され、トラ
ンジスタ０７）の導通とともに、従来と同様にトランジ
スターのコレクタ側にリセット信号Ｃ（第２図）が発生
する。一方、電源制御信号ａがＯＮ、ＯＦＦ、ＯＮと連
続する場合、ＯＦＦ時にトランジスタ（４）が導通する
ので、コンデンサ（ハ）の電荷がダイオード伐ηを介し
て放電され、検出回路（財）は初期化される。つまり、
電源制御信号ａがＯＮ、ＯＦＦ。
ＯＮと連続しても、検出回路（財）が該制御信号ａのＯ
Ｎを検出して抵抗（１３）とコンデンサ（＋５）の充放
電に関係なく、遅延出力回路（２５）を介してリセット
パルスを発生させるから、上記切替回路（６）の該作動
が防止されることになる。
Ｎを検出して抵抗（１３）とコンデンサ（＋５）の充放
電に関係なく、遅延出力回路（２５）を介してリセット
パルスを発生させるから、上記切替回路（６）の該作動
が防止されることになる。
上記実施例では、電源制御信号ａを、電源入力時、論理
レベル“低″としたもので説明したが、論理レベル“高
”の場合であっても、極性反転回路を設けることによっ
て同一の効果が得られる。
レベル“低″としたもので説明したが、論理レベル“高
”の場合であっても、極性反転回路を設けることによっ
て同一の効果が得られる。
以上のようにこの発明によれば、電源制御信号のＯＦＦ
ごとに初期化され、かつ該電源制御信号のＯＮを検出す
る回路を設け、この検出回路から検出出力が送出される
と、リセットパルスを切替回路に位加させるようにした
から、電源がＯＮ。
ごとに初期化され、かつ該電源制御信号のＯＮを検出す
る回路を設け、この検出回路から検出出力が送出される
と、リセットパルスを切替回路に位加させるようにした
から、電源がＯＮ。
ＯＦＦ 、ＯＮと連続して制御されても、切替回路を確
実にリセットさせることが可能であり、したがって切替
回路の誤動作を確実に防止することができる。
実にリセットさせることが可能であり、したがって切替
回路の誤動作を確実に防止することができる。
第１図は従来の電源制御遅延回路の構成を示す電気回路
図、第２図は各４８号の波形図、第３図はこの発明に係
る電源制御信号遅延回路の一例を示す電気回路図である
。 ＋１＋ 制御信号発生回路、（４）電源制御用トランジ
スタ、（５）・・切替回路、（６）・電源、（１６）
、 ｆｌカ トランジスタ、しη・・・ダイオード、（
２８）抵抗体、（２９）・・コンデンサ、（閲・・定電
圧ダイオード。 なお、図中同一符号は同一もしくは相当部分を示す。 第１図 第２図 第３図
図、第２図は各４８号の波形図、第３図はこの発明に係
る電源制御信号遅延回路の一例を示す電気回路図である
。 ＋１＋ 制御信号発生回路、（４）電源制御用トランジ
スタ、（５）・・切替回路、（６）・電源、（１６）
、 ｆｌカ トランジスタ、しη・・・ダイオード、（
２８）抵抗体、（２９）・・コンデンサ、（閲・・定電
圧ダイオード。 なお、図中同一符号は同一もしくは相当部分を示す。 第１図 第２図 第３図
Claims (1)
- ｉｌ＋ 電源制御信号発生回路からの制御信号を受け、
かつ電源ＯＦＦ時に接地される電源制御用トランジスタ
の動作によって電源がＯＮされた時点から、所定の遅延
時間後に導通するトランジスタを介してリセット信号を
切替回路に送出するようにした電源制御信号遅延回路に
おいて、上記電源制御用トランジスタのコレクタに、ダ
イオードのカン−−ド側を接続し、上記ダイオードに抵
抗体を並列接続して、上記ダイオードのアノード側と接
地との間にコンデンサを介挿接続し、ダイオードのアノ
ードに定電圧ダイオードのカソードを接続して、電源制
御信号入力時に上記定電圧ダイオードと接地との間に発
生する電圧を遅延出方電圧とした電源制御信号遅延回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22722683A JPS60117816A (ja) | 1983-11-29 | 1983-11-29 | 電源制御信号遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22722683A JPS60117816A (ja) | 1983-11-29 | 1983-11-29 | 電源制御信号遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117816A true JPS60117816A (ja) | 1985-06-25 |
| JPH0334690B2 JPH0334690B2 (ja) | 1991-05-23 |
Family
ID=16857474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22722683A Granted JPS60117816A (ja) | 1983-11-29 | 1983-11-29 | 電源制御信号遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117816A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254774A (ja) * | 1995-03-22 | 1995-10-03 | Matsushita Electric Ind Co Ltd | プリント配線板 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5722254U (ja) * | 1980-07-15 | 1982-02-04 |
-
1983
- 1983-11-29 JP JP22722683A patent/JPS60117816A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5722254U (ja) * | 1980-07-15 | 1982-02-04 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254774A (ja) * | 1995-03-22 | 1995-10-03 | Matsushita Electric Ind Co Ltd | プリント配線板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334690B2 (ja) | 1991-05-23 |
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