JPS60117858A - 導通試験方式 - Google Patents
導通試験方式Info
- Publication number
- JPS60117858A JPS60117858A JP22482283A JP22482283A JPS60117858A JP S60117858 A JPS60117858 A JP S60117858A JP 22482283 A JP22482283 A JP 22482283A JP 22482283 A JP22482283 A JP 22482283A JP S60117858 A JPS60117858 A JP S60117858A
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- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 22
- 239000000284 extract Substances 0.000 claims abstract description 5
- 238000000605 extraction Methods 0.000 claims description 4
- 238000010998 test method Methods 0.000 claims description 3
- 101000809809 Bacillus amyloliquefaciens Thymidylate synthase 2 Proteins 0.000 abstract description 6
- 101710154778 Thymidylate synthase 1 Proteins 0.000 abstract 1
- IORPOFJLSIHJOG-UHFFFAOYSA-N 3,7-dimethyl-1-prop-2-ynylpurine-2,6-dione Chemical compound CN1C(=O)N(CC#C)C(=O)C2=C1N=CN2C IORPOFJLSIHJOG-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は時分割交換機における導通試験方式に関する。
従来、時分割交換機における導通試験としては、ディジ
タル化した／ ０００ Ｈ２，ＯｄＨの音源を使用して
いる方式が多く、任意のディジタルパターンを使用して
の送信、受信による導通試験を行なつ−ておらず、特定
のビットの入の障害時においては、障害を判別すること
ができず、導通試験の結果正常となることもあり得た。
タル化した／ ０００ Ｈ２，ＯｄＨの音源を使用して
いる方式が多く、任意のディジタルパターンを使用して
の送信、受信による導通試験を行なつ−ておらず、特定
のビットの入の障害時においては、障害を判別すること
ができず、導通試験の結果正常となることもあり得た。
従って、導通試験の結果が正常であっても、雑音の混入
した通話状態を認識できず、さらに共通制御装置もこの
状態を認識できず、加入者の申告によってはじめて、こ
の種の障害が時分割交換機内に存在していることが判明
するという事故も発生していた。
した通話状態を認識できず、さらに共通制御装置もこの
状態を認識できず、加入者の申告によってはじめて、こ
の種の障害が時分割交換機内に存在していることが判明
するという事故も発生していた。
更に従来のデジタルトーンによる試験は、時間が長くな
るという欠点を有し、また通話路内にディジタルパッド
を有する場合には、このディジタルパッドの試験は不可
能であった。
るという欠点を有し、また通話路内にディジタルパッド
を有する場合には、このディジタルパッドの試験は不可
能であった。
本発明は、任意のディジタルパターンを、入回線から時
分割ネットワーク方向の任意のタイムスロットへ挿入し
、また時分割ネットワークから出回線方向の任意のタイ
ムスロットのディジタルパターンを抽出し、このディジ
タルパターンと任意のディジタルパターンとの比較をす
ることにより上記従来例の欠点を解決し、特定のビット
の障害に対しても導通試験が行なえるようＫなり、さら
に導通試験に要する時間の短縮化も可能とする導通試験
方式を提供するものである。
分割ネットワーク方向の任意のタイムスロットへ挿入し
、また時分割ネットワークから出回線方向の任意のタイ
ムスロットのディジタルパターンを抽出し、このディジ
タルパターンと任意のディジタルパターンとの比較をす
ることにより上記従来例の欠点を解決し、特定のビット
の障害に対しても導通試験が行なえるようＫなり、さら
に導通試験に要する時間の短縮化も可能とする導通試験
方式を提供するものである。
本発明は、上記目的を達成するために、時分割交換機に
おいて、 時分割ネットワークの入側に、任意のタイムスロットに
ディジタルパターンを挿入するゲート回路と、該ゲート
回路へディジタルパターンを発生する回路とを具備し、 時分割ネットワークの出側に、任意のタイムスロットの
ディジタルパターンを抽出する抽出回路と、抽出回路に
より抽出されたディジタルパターンと基阜のディジタル
パターンとの比較を行なう比較回路とを具備し、 通話路閉成後、時分割ネットワークの入側の通話タイム
スロットに所定のディジタルパターンを挿入し、このデ
ィジタルパターンを時分割ネットワークの出側の任意の
タイムスロットで抽出して前記層重のディジタルパター
ンと比較すること罠より、通話路を試験することを特徴
とする。
おいて、 時分割ネットワークの入側に、任意のタイムスロットに
ディジタルパターンを挿入するゲート回路と、該ゲート
回路へディジタルパターンを発生する回路とを具備し、 時分割ネットワークの出側に、任意のタイムスロットの
ディジタルパターンを抽出する抽出回路と、抽出回路に
より抽出されたディジタルパターンと基阜のディジタル
パターンとの比較を行なう比較回路とを具備し、 通話路閉成後、時分割ネットワークの入側の通話タイム
スロットに所定のディジタルパターンを挿入し、このデ
ィジタルパターンを時分割ネットワークの出側の任意の
タイムスロットで抽出して前記層重のディジタルパター
ンと比較すること罠より、通話路を試験することを特徴
とする。
以下図面を診照して本発明の一実施例を説明する。第１
図は、本発明の一実施例に係る時分割交換機のブロック
図であり、それぞれ多重化されたｎ個の通話チャネル（
ｃＨｎ−／〜ＣＨＯ）が、さらに多重化回路ＭＰＸで多
重化され、時分割ネットワークＮＷを介して多重化分離
回路ＤＭＰＸでｍ個の多重化された通話チャネル（ＣＨ
’ｍ−／〜ＣＨ’Ｏ）に多重分離される。
図は、本発明の一実施例に係る時分割交換機のブロック
図であり、それぞれ多重化されたｎ個の通話チャネル（
ｃＨｎ−／〜ＣＨＯ）が、さらに多重化回路ＭＰＸで多
重化され、時分割ネットワークＮＷを介して多重化分離
回路ＤＭＰＸでｍ個の多重化された通話チャネル（ＣＨ
’ｍ−／〜ＣＨ’Ｏ）に多重分離される。
多重化回路ＭＰＸの入力部において、通話チャネル（Ｃ
ｋｌｎ−／〜ＣＨＯ）の各々に、導通試験時に任意のデ
ィジタルパターンを任意のタイムスロットに挿入するた
めのゲート回路ＳＥＬが接続される。ゲート回路ＳＥＬ
の入力部には、それぞれ共通制御装置が指令するタイム
スロット番号を記憶するレジスタＲＥＧ−Ａ と、ディ
ジタルパターンを記憶するメモリＦＡＴ−Ａが接続され
ている。
ｋｌｎ−／〜ＣＨＯ）の各々に、導通試験時に任意のデ
ィジタルパターンを任意のタイムスロットに挿入するた
めのゲート回路ＳＥＬが接続される。ゲート回路ＳＥＬ
の入力部には、それぞれ共通制御装置が指令するタイム
スロット番号を記憶するレジスタＲＥＧ−Ａ と、ディ
ジタルパターンを記憶するメモリＦＡＴ−Ａが接続され
ている。
多重化分離回路ＤＭＰＸの出力部には、通話チャネル（
Ｃ）ｒｍ−／〜Ｃ「０）の各々に、導通試験時に、共通
ｊｌｉｌＪ御装置の指装置る任意のタイムスロット番号
を記憶するレジスタＲＥＧ−Ｂの出力により、該タイム
スロットのディジタルパターンを抽出する回路ドロン／
（ＤＲＰが接線される。回路ドロッパＤＲＰの出力部に
は、回路ドロッパＤＲＰが抽出したディジタルパターン
と、共通制御装置の指令により記憶したメモリＦＡＴ−
Ｂのディジタルパターンとを比較する比較回路ＭＡＴが
接続される。
Ｃ）ｒｍ−／〜Ｃ「０）の各々に、導通試験時に、共通
ｊｌｉｌＪ御装置の指装置る任意のタイムスロット番号
を記憶するレジスタＲＥＧ−Ｂの出力により、該タイム
スロットのディジタルパターンを抽出する回路ドロン／
（ＤＲＰが接線される。回路ドロッパＤＲＰの出力部に
は、回路ドロッパＤＲＰが抽出したディジタルパターン
と、共通制御装置の指令により記憶したメモリＦＡＴ−
Ｂのディジタルパターンとを比較する比較回路ＭＡＴが
接続される。
上記構成の動作を、不図示のタイムスロット変換機能に
より、通話チャネルＣＨｎ−／内のタイムスロット（Ｔ
Ｓ−Ａ）を、通話チャネルＣ「／内のタイムスロット（
ＴＳ−Ｂ）へ交換して、導通試験を行なう場合を例とし
て説明する。
より、通話チャネルＣＨｎ−／内のタイムスロット（Ｔ
Ｓ−Ａ）を、通話チャネルＣ「／内のタイムスロット（
ＴＳ−Ｂ）へ交換して、導通試験を行なう場合を例とし
て説明する。
先ず入側において、それぞれ共通制御装置の指令により
、レジスタＲＥＧ−Ａは任意のタイムスロットの番号Ｔ
Ｓ−Ａを記憶し、メモリＦＡＴ−Ａは所定のデジタルパ
ターンＰを記憶する。ゲート回路ＳＥＬでは、番号５Ｔ
−Ａで指定されるタイムスロットにディジタルパターン
Ｐが挿入され、通話チャネルＣＨｎ−／ を介して多重
化装置ＭＰＸＫ入力される。
、レジスタＲＥＧ−Ａは任意のタイムスロットの番号Ｔ
Ｓ−Ａを記憶し、メモリＦＡＴ−Ａは所定のデジタルパ
ターンＰを記憶する。ゲート回路ＳＥＬでは、番号５Ｔ
−Ａで指定されるタイムスロットにディジタルパターン
Ｐが挿入され、通話チャネルＣＨｎ−／ を介して多重
化装置ＭＰＸＫ入力される。
他方、出側において、それぞれ共通制御装置の指令によ
り、レジスタＲＥＧ−Ｂは任意のタイムスロットの番号
ＴＳ−Ｂを記憶し、メモリＦＡＴ−Ｂは前述したメモＩ
ＪＰＡＴ−Ａが記憶したディジタルパターンＰを記憶す
る。回路ドロッパＤＲＰは、通話チャネルＣ「／から、
レジスタＲＥＧ−Ｂで指定される番号ＴＳ−Ｂのタイム
スロットにおける夛Δμ−〜−ルパターンを抽出し、比
較回路ＭＡＴは、この抽出したディジタルパターンと、
メモリＦＡＴ−ＢのディジタルパターンＰとを比較して
、一致するか否かを共通制御装置へ報告し、通話路の正
常性が試験される。
り、レジスタＲＥＧ−Ｂは任意のタイムスロットの番号
ＴＳ−Ｂを記憶し、メモリＦＡＴ−Ｂは前述したメモＩ
ＪＰＡＴ−Ａが記憶したディジタルパターンＰを記憶す
る。回路ドロッパＤＲＰは、通話チャネルＣ「／から、
レジスタＲＥＧ−Ｂで指定される番号ＴＳ−Ｂのタイム
スロットにおける夛Δμ−〜−ルパターンを抽出し、比
較回路ＭＡＴは、この抽出したディジタルパターンと、
メモリＦＡＴ−ＢのディジタルパターンＰとを比較して
、一致するか否かを共通制御装置へ報告し、通話路の正
常性が試験される。
以上説明したよ５Ｋ、本発明によれば、共通制御装置の
指令する任意のディジタルパターンにより通話路の試験
が可能であり、特定ビットの障害あるいはディジタルパ
ッドを通話路に有する場合のディジタルパッド障害を発
見することが可能である。さらＫ、パターン比較のため
、試験Ｋｉする時間は、従来方式のディジタルトーンに
よる試験時間に比較して大幅に短縮化することも可能と
なる。
指令する任意のディジタルパターンにより通話路の試験
が可能であり、特定ビットの障害あるいはディジタルパ
ッドを通話路に有する場合のディジタルパッド障害を発
見することが可能である。さらＫ、パターン比較のため
、試験Ｋｉする時間は、従来方式のディジタルトーンに
よる試験時間に比較して大幅に短縮化することも可能と
なる。
第１図は本発明の一実施例のブロック図を示す。
ＮＷ・・・・・・・・・・・・・・・時分割ネットワー
ク。 ＭＰＸ・・・・・・・・・・・・・・・多重化回路。 ＤＭＰＸ・・・・・・・・・・・・多重化分離回路。 ＳＥＬ・・・・・・・・・・・・・・・ゲート回路。 ＲＥＧ−Ａ／Ｂ・・・・・・レジスタ。 ＰＡＴ−Ａ／Ｂ・・・・・・ディジタルパターンのメモ
リ。 ＤＲＰ ・・・・・・・・・・・・回路ドロッパ。 ＭＡＴ ・・・・・・・・・・・・比較回路。
ク。 ＭＰＸ・・・・・・・・・・・・・・・多重化回路。 ＤＭＰＸ・・・・・・・・・・・・多重化分離回路。 ＳＥＬ・・・・・・・・・・・・・・・ゲート回路。 ＲＥＧ−Ａ／Ｂ・・・・・・レジスタ。 ＰＡＴ−Ａ／Ｂ・・・・・・ディジタルパターンのメモ
リ。 ＤＲＰ ・・・・・・・・・・・・回路ドロッパ。 ＭＡＴ ・・・・・・・・・・・・比較回路。
Claims (1)
- 【特許請求の範囲】 時分割交換機において、 時分割ネットワークの入側に、任意のタイムスロットに
ディジタルパターンを挿入するゲート回路と、該ゲート
回路へディジタルパターンを発生する回路とを具備し、 時分割ネットワークの出側に、任意のタイムスロットの
ディジタルパターンを抽出する抽出回路と、抽出回路に
より抽出されたディジタルパターンと上記基準のディジ
タルパターンとの比較を行う比較回路とを具備し、 通話路閉成後、時分割ネットワークの入側の通話タイム
スロットに所定のディジタルパターンを挿入し、このデ
ィジタルパターンを時分割ネットワークの出側の任意の
タイムスロットで抽出して前記基準のディジタルパター
ンと比較することにより、通話路を試験することを特徴
とする導通試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22482283A JPS60117858A (ja) | 1983-11-29 | 1983-11-29 | 導通試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22482283A JPS60117858A (ja) | 1983-11-29 | 1983-11-29 | 導通試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117858A true JPS60117858A (ja) | 1985-06-25 |
Family
ID=16819737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22482283A Pending JPS60117858A (ja) | 1983-11-29 | 1983-11-29 | 導通試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117858A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348036A (ja) * | 1986-08-15 | 1988-02-29 | Nec Corp | 交換通話路導通試験方式 |
| JPS6411454A (en) * | 1987-07-03 | 1989-01-17 | Nec Corp | Channel trouble detection system |
| JPH0437294A (ja) * | 1990-06-01 | 1992-02-07 | Hitachi Ltd | 導通試験方式 |
-
1983
- 1983-11-29 JP JP22482283A patent/JPS60117858A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348036A (ja) * | 1986-08-15 | 1988-02-29 | Nec Corp | 交換通話路導通試験方式 |
| JPS6411454A (en) * | 1987-07-03 | 1989-01-17 | Nec Corp | Channel trouble detection system |
| JPH0437294A (ja) * | 1990-06-01 | 1992-02-07 | Hitachi Ltd | 導通試験方式 |
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