JPS60124742A - スキャン・イン・アウト制御方式 - Google Patents
スキャン・イン・アウト制御方式Info
- Publication number
- JPS60124742A JPS60124742A JP58233106A JP23310683A JPS60124742A JP S60124742 A JPS60124742 A JP S60124742A JP 58233106 A JP58233106 A JP 58233106A JP 23310683 A JP23310683 A JP 23310683A JP S60124742 A JPS60124742 A JP S60124742A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- circuit
- data
- clocks
- logic device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Quality & Reliability (AREA)
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、シフト方式によりデータ入出力手段を構成す
る論理装置におけるスキャンインアウト方式に関する。
る論理装置におけるスキャンインアウト方式に関する。
Ｆｂ） 技術の背景
近年、半導体技術、特に集積化の進歩に伴い大規模集積
回路素子（ＬＳＩ）を多数使用した装置が開発されてい
る。
回路素子（ＬＳＩ）を多数使用した装置が開発されてい
る。
これらのＬＳＩを構成する論理回路においては、ナンド
または／およびノアのような組合せ回路素子と、更にこ
れらを複数個組合せて得られるレジスク、ランチ、フリ
ッププロップ回路（ＦＦ）のような順序回路素子の多数
が回路膜δ１に基き相互接続されている。また、これら
のＬＳＩを多数使用した装置の診断および故障位置指摘
を容易にするために、ＦＦをシリアルに接続し、クロッ
クによりスキャンインアウトするシフト方式が論理回路
に導入されている。
または／およびノアのような組合せ回路素子と、更にこ
れらを複数個組合せて得られるレジスク、ランチ、フリ
ッププロップ回路（ＦＦ）のような順序回路素子の多数
が回路膜δ１に基き相互接続されている。また、これら
のＬＳＩを多数使用した装置の診断および故障位置指摘
を容易にするために、ＦＦをシリアルに接続し、クロッ
クによりスキャンインアウトするシフト方式が論理回路
に導入されている。
このように構成された論理装置は、システムの制御、監
視を行う例えばサービスプロセッサ（ＳＶＰ）に同様に
構成された他の論理装置と共に撥油の読出し、あるいは
書込みが行われる。
視を行う例えばサービスプロセッサ（ＳＶＰ）に同様に
構成された他の論理装置と共に撥油の読出し、あるいは
書込みが行われる。
（Ｃ１従来技術と問題点
例えば、通信制御装置は８回線モデル、４回線モデノＩ
／／２回線モデルというように複数のモデルがあり、モ
デルにより実装される論理回路の数が異なるためスキャ
ンチェーンの長さが異なる。
／／２回線モデルというように複数のモデルがあり、モ
デルにより実装される論理回路の数が異なるためスキャ
ンチェーンの長さが異なる。
従来、これらのモデルのスキャンインアウトをｓｖｐか
ら実行するためには、 １）スキャンインアウトを制御するｓＶＰにおいて、接
続されるモデルにおけるスキャンチェーンの長さ、即ち
ＦＦ数に対応してシフト制御クロックの数を変更する方
法、。
ら実行するためには、 １）スキャンインアウトを制御するｓＶＰにおいて、接
続されるモデルにおけるスキャンチェーンの長さ、即ち
ＦＦ数に対応してシフト制御クロックの数を変更する方
法、。
２）論理装置側において例えば通信制御装置の８回線モ
デルのスキャンチェーンを最大とした場合、２回線、４
回線モデルでは、それぞれ不足のスキャンチェーンをダ
ミーとして設け、結果としては雷に８回線モデルで実装
するＦＦの数と同数にしてｓｖｐに接続する方法、。
デルのスキャンチェーンを最大とした場合、２回線、４
回線モデルでは、それぞれ不足のスキャンチェーンをダ
ミーとして設け、結果としては雷に８回線モデルで実装
するＦＦの数と同数にしてｓｖｐに接続する方法、。
がある。しかし、前者の場合、スキャンインアウト制御
装置ではモデルによってシフＩ・制御クロックの数を変
更しなければならないという煩わしさがあり、後者の場
合、多くの不要なＦＦを設けるためのコストが高くなる
欠点があった。
装置ではモデルによってシフＩ・制御クロックの数を変
更しなければならないという煩わしさがあり、後者の場
合、多くの不要なＦＦを設けるためのコストが高くなる
欠点があった。
（ｄ） 発明の目的
本発明の一目的は、上記欠点を除去するため従来のよう
に論理装置のスキャンチェーンにおけるＦＦの段数変化
に対応してＳＶＰのシフト制御クロック数の変更を伴う
ことなく、ＳＶＰ側のクロック数を固定すると共に論理
装置等にスキャンチェーンにおけるＦＦ段数変化を吸収
する手段を備え、ｓｖｐは常に論理装置に一定数のクロ
ックを送出してシフト制御するスキャンインアウト制御
手段を提供することにある。
に論理装置のスキャンチェーンにおけるＦＦの段数変化
に対応してＳＶＰのシフト制御クロック数の変更を伴う
ことなく、ＳＶＰ側のクロック数を固定すると共に論理
装置等にスキャンチェーンにおけるＦＦ段数変化を吸収
する手段を備え、ｓｖｐは常に論理装置に一定数のクロ
ックを送出してシフト制御するスキャンインアウト制御
手段を提供することにある。
（Ｑ） 発明の構成
上記目的を達成するために本発明は、スキャン・イン・
アウト制御の対象となるフリップフロップ数がそれぞれ
同一数のｋＸｎ個である最大数ｍ個以内の数を含み、該
各回路毎にそれぞれその内部のフリップフロップを直列
に接続してスキャンチェーンを構成する論理装置と、該
論理装置に接続されシフト制御クロックを該論理装置に
印加してデータの入出力を行なうスキャン・イン・アウ
ト制御装置とを有するスキャン・イン・アウト処理シス
テムにおいて、上記スキャン・イン・アウト制御装置は
、ｎ段のシフトレジスタによりデータをスキャン・イン
・アウトするスキャン・イン・アウト手段と、クロック
発生手段を有し、上記論理装置は、上記クロック発生手
段のクロックを受信し計数する計数手段と、該計数手段
の出力信号により上記各回路毎にスキャン・イン・アウ
ト・データをスキャン・イン・データとするようループ
接続するループ接続手段と、該ループ接続動作時に上記
シフトレジスタの出力を当該シフトレジスタの入力に帰
還せしめる帰還接続部手段とを有し、上記スキャン・イ
ン・アウト制御装置は、上記クロック発生手段をして、
スキャンチェーンとして仮定する最大フリップフロップ
数（ｋｘｎｘｍ）個と上記シフトレジスタを構成するフ
リップフロップ数ｎ個からなる仮想的なもしくは実際の
最大連結チェーンと、上記スキャン・イン・アウト手段
と、上記計数手段とに対して送出せしめる（ｋｘｎｘｍ
＋ｎ）（［！ｉｆのクロックを制御し、上記論理装置は
、上記計数手段のあらかじめ定められた出力信号にもと
づいて上記ループ接続手段と。
アウト制御の対象となるフリップフロップ数がそれぞれ
同一数のｋＸｎ個である最大数ｍ個以内の数を含み、該
各回路毎にそれぞれその内部のフリップフロップを直列
に接続してスキャンチェーンを構成する論理装置と、該
論理装置に接続されシフト制御クロックを該論理装置に
印加してデータの入出力を行なうスキャン・イン・アウ
ト制御装置とを有するスキャン・イン・アウト処理シス
テムにおいて、上記スキャン・イン・アウト制御装置は
、ｎ段のシフトレジスタによりデータをスキャン・イン
・アウトするスキャン・イン・アウト手段と、クロック
発生手段を有し、上記論理装置は、上記クロック発生手
段のクロックを受信し計数する計数手段と、該計数手段
の出力信号により上記各回路毎にスキャン・イン・アウ
ト・データをスキャン・イン・データとするようループ
接続するループ接続手段と、該ループ接続動作時に上記
シフトレジスタの出力を当該シフトレジスタの入力に帰
還せしめる帰還接続部手段とを有し、上記スキャン・イ
ン・アウト制御装置は、上記クロック発生手段をして、
スキャンチェーンとして仮定する最大フリップフロップ
数（ｋｘｎｘｍ）個と上記シフトレジスタを構成するフ
リップフロップ数ｎ個からなる仮想的なもしくは実際の
最大連結チェーンと、上記スキャン・イン・アウト手段
と、上記計数手段とに対して送出せしめる（ｋｘｎｘｍ
＋ｎ）（［！ｉｆのクロックを制御し、上記論理装置は
、上記計数手段のあらかじめ定められた出力信号にもと
づいて上記ループ接続手段と。
上記帰還接続手段とを制御することにより、任意数の上
記回路を含む上記論理装置を（ｋＸｎＸｍ」−ｎ）個の
一定のクロック数によりスキャン・イン・アウト動作せ
しめるよう構成したことを特徴とする。
記回路を含む上記論理装置を（ｋＸｎＸｍ」−ｎ）個の
一定のクロック数によりスキャン・イン・アウト動作せ
しめるよう構成したことを特徴とする。
すなわち、本発明はたとえば通信制御装置のように複数
の回線を有し、同等の回路を複数個持つ論理装置におい
て、各回路のＦＦ数が等しいことを利用し、回路数に変
化が生じた場合、ＦＦ段数吸収手段として減少した回路
用クロック発生時に（固々の回路のスキャンアウトデー
タをスキャンインデータとするごとくループ接続し、あ
たかも減少した回路があるかのようにみせかけるように
したものである。
の回線を有し、同等の回路を複数個持つ論理装置におい
て、各回路のＦＦ数が等しいことを利用し、回路数に変
化が生じた場合、ＦＦ段数吸収手段として減少した回路
用クロック発生時に（固々の回路のスキャンアウトデー
タをスキャンインデータとするごとくループ接続し、あ
たかも減少した回路があるかのようにみせかけるように
したものである。
（ｆｌ 発明の実施例
以下図面を参照しつつ本発明の一実施例について説明す
る。第１図は従来のスキャンインアウト制御方式のブロ
ック図、第２図は本発明の一実施例におけるスキャンイ
ンアウト制御方式のブロック図、第３図は実施例におけ
る個々の回路のスキャンインアウトを制御する計数器出
力信号を示す図である。
る。第１図は従来のスキャンインアウト制御方式のブロ
ック図、第２図は本発明の一実施例におけるスキャンイ
ンアウト制御方式のブロック図、第３図は実施例におけ
る個々の回路のスキャンインアウトを制御する計数器出
力信号を示す図である。
第１．２図において、１はスキャンインアウトの対象と
なる論理装置、２はスキャンインアラ１−制御装置、３
Ａ〜３＃、３ｍはそれぞれ同一数のｋＸｎ段のＦＦを有
する回路、４はスキャンインアウトするためのｎ段のシ
フトレジスタ、５はシフトレジスタからスキャンアウト
データの読み出し、またはシフトレジスタへスキャンイ
ンデータの書き込みを行うためのセンス／コントロール
回路、６はクロック発生器、７はクロック発生数からス
キャンアウトデータの読み込みタイミングあるいはスキ
ャンインデータの書き込みクィミイングの制御を行う制
御部である。なお、第２図においては、最大実装可能回
路数ｍより少ない回路数βのみ実装されている様子を示
している。
なる論理装置、２はスキャンインアラ１−制御装置、３
Ａ〜３＃、３ｍはそれぞれ同一数のｋＸｎ段のＦＦを有
する回路、４はスキャンインアウトするためのｎ段のシ
フトレジスタ、５はシフトレジスタからスキャンアウト
データの読み出し、またはシフトレジスタへスキャンイ
ンデータの書き込みを行うためのセンス／コントロール
回路、６はクロック発生器、７はクロック発生数からス
キャンアウトデータの読み込みタイミングあるいはスキ
ャンインデータの書き込みクィミイングの制御を行う制
御部である。なお、第２図においては、最大実装可能回
路数ｍより少ない回路数βのみ実装されている様子を示
している。
、 第２図において、８はクロック発生器からのクロッ
クをカウントし、ループ接続タイミングを作成する計数
器、９−２〜９−４は計数器出力信号により１固々の回
路のスキャンアウトデータをスキャンインデータとする
様にループ接続する回路。
クをカウントし、ループ接続タイミングを作成する計数
器、９−２〜９−４は計数器出力信号により１固々の回
路のスキャンアウトデータをスキャンインデータとする
様にループ接続する回路。
９−１はループ接続時に回路３Ａのスキャンアウトデー
タがシフトレジスタヘシフ１〜するのを防ぐための回路
、１０はループ接続時にシフトレジスタの内容を保証す
るための回路である。第１図の従来のスキャンインアラ
１−制御方式では３Ａ〜３ｍ０ＦＦ （ｍＸｋＸｎ）段
と４のＦＦｎ段を接続し、１周期（ｍｘｋｘｎ＋ｎ）個
のクロックで制御される様に構成されており、データの
読み込みあるいは書き込みタイミングはクロック発生数
から７が制御し、スキャンチェーンの任意位置のデータ
読み込み、書き込みが可能となっている。しかし、論理
装置の構成により３Ａ〜３ｍのうち１つでも抜けると前
記動作は保証されなかった。
タがシフトレジスタヘシフ１〜するのを防ぐための回路
、１０はループ接続時にシフトレジスタの内容を保証す
るための回路である。第１図の従来のスキャンインアラ
１−制御方式では３Ａ〜３ｍ０ＦＦ （ｍＸｋＸｎ）段
と４のＦＦｎ段を接続し、１周期（ｍｘｋｘｎ＋ｎ）個
のクロックで制御される様に構成されており、データの
読み込みあるいは書き込みタイミングはクロック発生数
から７が制御し、スキャンチェーンの任意位置のデータ
読み込み、書き込みが可能となっている。しかし、論理
装置の構成により３Ａ〜３ｍのうち１つでも抜けると前
記動作は保証されなかった。
第２図の本発明による一実施例ではスキャンインアウト
制御装置は第１図と同じ構成であり、１周期（ｍｘｋｘ
ｎ＋ｎ）個のクロックで制御されるが、計数器８で不足
の回路（ｍ−β）個分のクロックはループ動作に使用す
るため論理装置の構成により３へ〜３ｍのうち１つある
いは複数間抜りた場合には、抜けた回路用クロック発生
の時ループ接続する様に計数器に設定することにより動
作を保証することができる。これは個々の回路のＦＦ数
が等しく、たとえば１つの回路がぬけた場合、ｋＸｎ個
のクロックが多く発生するので個々の回路のスキャンイ
ンアラ１〜データをスキャンインデータとする様にルー
プ接続すると、各回路のデータは１回転して、もとの位
置へ戻る。またシフトレジスタはｎ段で構成されている
ため、不足な回路が１個の場合には、該シフトレジスタ
はに回転することは言うまでもない。
制御装置は第１図と同じ構成であり、１周期（ｍｘｋｘ
ｎ＋ｎ）個のクロックで制御されるが、計数器８で不足
の回路（ｍ−β）個分のクロックはループ動作に使用す
るため論理装置の構成により３へ〜３ｍのうち１つある
いは複数間抜りた場合には、抜けた回路用クロック発生
の時ループ接続する様に計数器に設定することにより動
作を保証することができる。これは個々の回路のＦＦ数
が等しく、たとえば１つの回路がぬけた場合、ｋＸｎ個
のクロックが多く発生するので個々の回路のスキャンイ
ンアラ１〜データをスキャンインデータとする様にルー
プ接続すると、各回路のデータは１回転して、もとの位
置へ戻る。またシフトレジスタはｎ段で構成されている
ため、不足な回路が１個の場合には、該シフトレジスタ
はに回転することは言うまでもない。
この動作例を第３図を参照しつつ説明する。図中（１）
はスキャンチェーンの先頭の回路１個つまり３Ａがない
場合、（２）はスキャンチェーンの３番目の回路１ ＋
ｌｉ］がない場合、（３）はスキャンチェーンの最後の
回路１個がない場合の計数器出力信号を表す。（１）で
は、スキャンインアウト制御装置のクロック発生器から
のクロック（ｋｘｎｘｍ＋ｎ）個のうち最初のクロック
からｋＸｎまではループ接続する様に計数器に設定しで
ある。従って、個々の回路のデータは第２図９−３〜９
−４のループ接続回路を介して１回転し、シフトレジス
タのデータは第２図１０のループ接続回路を介してに回
転してもとの位置へ戻る。このときスキャンインアウト
制御装置は、あたかも回路３Ａのデータを読み込みある
いは書き込んでいるかのように動作するが回路そのもの
がないので、データの保証をする必要はない。以後全て
の回路のＦＦとシフトレジスタを連結し、（ｋＸｎＸ１
＋ｎ）個のクロックでスキャンチェーンを１周し、もと
の位置へ戻る。この間データの読み込みあるいは書き込
みがある場合には、従来と同様にクロック発生数にもと
づく制御部の制御により読み込み／書き込みが行われる
。
はスキャンチェーンの先頭の回路１個つまり３Ａがない
場合、（２）はスキャンチェーンの３番目の回路１ ＋
ｌｉ］がない場合、（３）はスキャンチェーンの最後の
回路１個がない場合の計数器出力信号を表す。（１）で
は、スキャンインアウト制御装置のクロック発生器から
のクロック（ｋｘｎｘｍ＋ｎ）個のうち最初のクロック
からｋＸｎまではループ接続する様に計数器に設定しで
ある。従って、個々の回路のデータは第２図９−３〜９
−４のループ接続回路を介して１回転し、シフトレジス
タのデータは第２図１０のループ接続回路を介してに回
転してもとの位置へ戻る。このときスキャンインアウト
制御装置は、あたかも回路３Ａのデータを読み込みある
いは書き込んでいるかのように動作するが回路そのもの
がないので、データの保証をする必要はない。以後全て
の回路のＦＦとシフトレジスタを連結し、（ｋＸｎＸ１
＋ｎ）個のクロックでスキャンチェーンを１周し、もと
の位置へ戻る。この間データの読み込みあるいは書き込
みがある場合には、従来と同様にクロック発生数にもと
づく制御部の制御により読み込み／書き込みが行われる
。
（２）では、りｏ ７り（ｋＸｎｘｍ＋ｎ）個のうち（
２ｘｋｘｎ＋１）（面目から（３ｘｋｘｎ（固）までの
間、また（３）では（ｊ２ＸｋＸｎ＋ １）（面目から
（ｍＸｋＸｎ）個までの間ループ接続され、（１）と同
様に制御される。 以上、１つの回路が抜けた場合につ
いて説明したが、同様にして複数個抜けた場合にもルー
プ接続回数を増やすことにより制御可能である。またＦ
Ｆ数が異なる回路がある場合には、ＦＦ数をｋ ｘ ｎ
１ｌｌｉｌずつ分割することにより制御可能にするこ
とができる。
２ｘｋｘｎ＋１）（面目から（３ｘｋｘｎ（固）までの
間、また（３）では（ｊ２ＸｋＸｎ＋ １）（面目から
（ｍＸｋＸｎ）個までの間ループ接続され、（１）と同
様に制御される。 以上、１つの回路が抜けた場合につ
いて説明したが、同様にして複数個抜けた場合にもルー
プ接続回数を増やすことにより制御可能である。またＦ
Ｆ数が異なる回路がある場合には、ＦＦ数をｋ ｘ ｎ
１ｌｌｉｌずつ分割することにより制御可能にするこ
とができる。
この様に制御するごとにより、論理装置の構成により回
路数に変化が生じた場合にもスキャンインアウト制御装
置２は論理装置１のＦＦ段数の変化について、その都度
意識することなく、クロ・ンク発生器は常に一定の（ｋ
ＸｎＸｍ＋ｎ）個のシフト制御クロックを送出し、論理
装置１では不足の回路があるかのように見せかけ、スキ
ャンインアウト動作を行うことができる。
路数に変化が生じた場合にもスキャンインアウト制御装
置２は論理装置１のＦＦ段数の変化について、その都度
意識することなく、クロ・ンク発生器は常に一定の（ｋ
ＸｎＸｍ＋ｎ）個のシフト制御クロックを送出し、論理
装置１では不足の回路があるかのように見せかけ、スキ
ャンインアウト動作を行うことができる。
（ｇｌ 発明の効果
本発明によれば、回路数ｍを最大とする任意回路数！個
の論理装置の場合には従来に比較して容易にスキャンイ
ンアラ１−制御することができるので有用である。
の論理装置の場合には従来に比較して容易にスキャンイ
ンアラ１−制御することができるので有用である。
第１図は従来のスキャンインアウト制御方式のブロック
図、第２図は本発明の一実施例におけるスキャンインア
ウト制御方式のブロック図、第３図は個々の回路のスキ
ャンインアウトを制ｆａＩＩする計数器出力信号を示す
図である。 第２図において、１は論理装置、２はスキャンインアウ
ト制御装置、３Ａ〜３ｇはそれツレ同数のスキャン用Ｆ
Ｆを有する回路、４はシフトレジスタ、６はクロ・７り
発生器、８は計数器、９−２〜９−４はループ接続用の
回路である。
図、第２図は本発明の一実施例におけるスキャンインア
ウト制御方式のブロック図、第３図は個々の回路のスキ
ャンインアウトを制ｆａＩＩする計数器出力信号を示す
図である。 第２図において、１は論理装置、２はスキャンインアウ
ト制御装置、３Ａ〜３ｇはそれツレ同数のスキャン用Ｆ
Ｆを有する回路、４はシフトレジスタ、６はクロ・７り
発生器、８は計数器、９−２〜９−４はループ接続用の
回路である。
Claims (1)
- スキャン・イン・アウト制御の対象となるフリップフロ
ップ数がそれぞれ同一数のｋＸｎ個である最大数ｍ個以
内の回路を含め、該回路毎にそれぞれその内部のフリッ
プフロップを直列に接続してスキャンチェーンを構成す
る論理装置と、該論理装置に接続されシフト制御クロッ
クを該論理装置に印加してデータの入出力を行なうスキ
ャン・イン・アウト制御装置とを有するスキャン・イン
・アウト処理システムにおいて、上記スキャン・イン・
アウト制御装置は、ｎ段のシフトレジスタによりデータ
をスキャン・イン・アウトするスキャン・イン・アウト
手段と、クロック発生手段を有し、上記論理装置は、上
記クロック発生手段のクロックを受信し計数する計数手
段と、該計数手段の出力信号により上記各回路毎にスキ
ャン・アウト・データをスキャン・イン・データとする
ようにループ接続するループ接続手段と、該ループ接続
動作時に上記シフトレジスタの出力を当該シフトレジス
タの入力に帰還せしめる帰還接続手段とを有し、上記ス
キャン・イン・アウト制御装置は、上記クロック発生手
段をして、スキャンチェーンとして仮定する最大フリッ
プフロップ数（ｋ×ｎｘｍ）個と上記シフトレジスタを
構成するフリップフロップ数ｎ（Ｉｌｉｌからなる仮想
的なもしくは実際の最大連結チェーンと、上記スキャン
・イン・アウト手段と、上記計数手段とに対して送出せ
しめる（ｋ ｘ ｎ ｘｍ十ｍ）個のクロックを制御し
、上記論理装置は、上記計数手段のあらかじめ定められ
た出力信号にもとづいて上記ループ接続手段と、上記帰
還接続手段とを制御することにより、任意数の上記回路
を含む上記論理装置を（ｋＸｎｘｒｎ＋ｎ）（１ｉｔの
一定のクロック数によりスキャン・イン・アウト動作せ
しめるよう構成したことを特徴とするスキャン・イン・
アウト制御方式。 ・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233106A JPS60124742A (ja) | 1983-12-09 | 1983-12-09 | スキャン・イン・アウト制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233106A JPS60124742A (ja) | 1983-12-09 | 1983-12-09 | スキャン・イン・アウト制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124742A true JPS60124742A (ja) | 1985-07-03 |
Family
ID=16949864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58233106A Pending JPS60124742A (ja) | 1983-12-09 | 1983-12-09 | スキャン・イン・アウト制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124742A (ja) |
-
1983
- 1983-12-09 JP JP58233106A patent/JPS60124742A/ja active Pending
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