JPS60132336A - 論理集積回路試験装置 - Google Patents
論理集積回路試験装置Info
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- JPS60132336A JPS60132336A JP58240320A JP24032083A JPS60132336A JP S60132336 A JPS60132336 A JP S60132336A JP 58240320 A JP58240320 A JP 58240320A JP 24032083 A JP24032083 A JP 24032083A JP S60132336 A JPS60132336 A JP S60132336A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、論理集積回路（以後、ＩＣと称すンを試験す
る論理集積回路試験装置に関するものである。
る論理集積回路試験装置に関するものである。
一般的に、ＩＣの機能試験を行う場合、ＩＣの入力端子
に入力バクーンを与え、Ｃの時の１０の出力を期待バグ
ーンと比較判定する。以後、この機能試験に必要な入カ
バターン、出力期待パターンをテストパターンと総称す
る。ＩＣには、内部動作がＩＣの特定の入力端子に印加
されるパルスに同期するもの、及びＩＣ自体がパルスを
発生し。
に入力バクーンを与え、Ｃの時の１０の出力を期待バグ
ーンと比較判定する。以後、この機能試験に必要な入カ
バターン、出力期待パターンをテストパターンと総称す
る。ＩＣには、内部動作がＩＣの特定の入力端子に印加
されるパルスに同期するもの、及びＩＣ自体がパルスを
発生し。
外部から内部動作する為のパルスの供給が必要ないもの
がある。特定端子に入力されるパルスに内部動作が同期
するＩＣを試験装置で試験する場合は、試験装置から任
意に指定されたパルス全発生し、このパルスを被試験Ｉ
Ｃ（以後ＤＵＴと称すうの特定端子に入力するとともに
、このパルスの繰ジ返し周波数に同期して、テストパタ
ーンを発生させることにより試験が可能となる。
がある。特定端子に入力されるパルスに内部動作が同期
するＩＣを試験装置で試験する場合は、試験装置から任
意に指定されたパルス全発生し、このパルスを被試験Ｉ
Ｃ（以後ＤＵＴと称すうの特定端子に入力するとともに
、このパルスの繰ジ返し周波数に同期して、テストパタ
ーンを発生させることにより試験が可能となる。
１）ＵＴからパルスを受け取ｖ１このパルスに同期して
テストパターンを発生させて行う試験を以後、外部同期
試験と呼び、１）ＵＴから試験装置に入力されるパルス
を外部同期パルスと称す。通常、外部同期パルスは、１
）ＵＴの特定の端子から出力される。すなわち、外部同
期パルスにより、試験装置からＩＣ全試験するテストパ
ターンを発生させることになる。近年、ＩＣの集積度が
上り、機能が飛躍的に増大するにつれて、ＩＣの入出力
端子の機能も従来より複雑になってきており、ｌ端子全
時分割で用い、入力、出力が同一端子で行なわれたり、
異なる出力信号が出力されたりする。
テストパターンを発生させて行う試験を以後、外部同期
試験と呼び、１）ＵＴから試験装置に入力されるパルス
を外部同期パルスと称す。通常、外部同期パルスは、１
）ＵＴの特定の端子から出力される。すなわち、外部同
期パルスにより、試験装置からＩＣ全試験するテストパ
ターンを発生させることになる。近年、ＩＣの集積度が
上り、機能が飛躍的に増大するにつれて、ＩＣの入出力
端子の機能も従来より複雑になってきており、ｌ端子全
時分割で用い、入力、出力が同一端子で行なわれたり、
異なる出力信号が出力されたりする。
しかも、ＩＣの端子数が増大する傾向にある。この様な
ＩＣで内部動作に必要なパルス金外部から必要とせず、
ＩＣから外部同期パルスが発生され、次の外部同期パル
スが発生する間、すなわち外部同期パルスの１サイクル
内で、ＩＣの１端子から異なる２種類の信号が出力され
る場合がある。たとえば、ＩＣがＣＰＵの場合には、同
一端子に外部メモリーをアクセスする為のアドレス信号
が出力され、その直後に外部メモリーに書込むデータ信
号が出力される様な場合がある。従来の試験装置では、
ＤＵＴの１端子に対してアトシス信号判定用に１ビン、
データ信号判定用に１ビン割当てこれら２ピンをＤＵＴ
のｌ端子に接続し試験を可能としてきた。しかし、ＩＣ
に上記の様な端子が多数になるとＤＵＴの端子数の倍近
くのビン数が試験装置に要求され、試験装置の高価格化
を生ずる。及び、ＤＵＴｔ端子に対し試験装置では、２
ビン使用する為、１）ＵＴの端子番号と試験装置のピン
番号があわなくなる為、テストパターンの作成が繁雑に
なる。
ＩＣで内部動作に必要なパルス金外部から必要とせず、
ＩＣから外部同期パルスが発生され、次の外部同期パル
スが発生する間、すなわち外部同期パルスの１サイクル
内で、ＩＣの１端子から異なる２種類の信号が出力され
る場合がある。たとえば、ＩＣがＣＰＵの場合には、同
一端子に外部メモリーをアクセスする為のアドレス信号
が出力され、その直後に外部メモリーに書込むデータ信
号が出力される様な場合がある。従来の試験装置では、
ＤＵＴの１端子に対してアトシス信号判定用に１ビン、
データ信号判定用に１ビン割当てこれら２ピンをＤＵＴ
のｌ端子に接続し試験を可能としてきた。しかし、ＩＣ
に上記の様な端子が多数になるとＤＵＴの端子数の倍近
くのビン数が試験装置に要求され、試験装置の高価格化
を生ずる。及び、ＤＵＴｔ端子に対し試験装置では、２
ビン使用する為、１）ＵＴの端子番号と試験装置のピン
番号があわなくなる為、テストパターンの作成が繁雑に
なる。
本発明の目的は、この様な欠点を是正し、外部同期試験
における外部同期パルスの１サイクル内でＩＣの１端子
から複数の情報が出力される場合においても、ＤＵＴｚ
端子に試験装置の２ピンを接続するＣとなく、Ｌ）ＵＴ
Ｉ端子に試験装置の１ビンを接続することにより試験可
能とする論理集積回路試験装置を提供することにある。
における外部同期パルスの１サイクル内でＩＣの１端子
から複数の情報が出力される場合においても、ＤＵＴｚ
端子に試験装置の２ピンを接続するＣとなく、Ｌ）ＵＴ
Ｉ端子に試験装置の１ビンを接続することにより試験可
能とする論理集積回路試験装置を提供することにある。
本発明の論理集積回路試験装置は、被試験論理集積回路
に印加するテストパターンを記憶するメモリ部、このメ
モリ部に記憶するテストパターンの発生順序を示すアド
レス信号を発生するアドレス発生部を有するパターン発
生器と、前記アドレス発生部から発生されるアドレス信
号の発生タイミングを示す同期信号を発生するレート信
号発生器、前記アドレス発生部への同期信号として前記
レート信号発生器から出力されるレイト信号および前記
被試験論理集積回路の特定端子から出力される出力信号
の一方を前記記憶部に記憶されるテストパターンに応じ
て選択する選択部を有するタイミング発生器とを具備す
ることを特徴とする。
に印加するテストパターンを記憶するメモリ部、このメ
モリ部に記憶するテストパターンの発生順序を示すアド
レス信号を発生するアドレス発生部を有するパターン発
生器と、前記アドレス発生部から発生されるアドレス信
号の発生タイミングを示す同期信号を発生するレート信
号発生器、前記アドレス発生部への同期信号として前記
レート信号発生器から出力されるレイト信号および前記
被試験論理集積回路の特定端子から出力される出力信号
の一方を前記記憶部に記憶されるテストパターンに応じ
て選択する選択部を有するタイミング発生器とを具備す
ることを特徴とする。
−〔従来例〕
第１図は、一般的なコンピュータ制御によるＩＣ試験方
式のブロック図である。１ｉｉｃＰＵ、２は制御部、３
はタイミング発生器、４はパターン発生器、５はレベル
設定部、６は試験用電源部、７はピンエレクトロニクス
、８はＤＵＴを実装するテストボード、９は周辺装置で
ある。ＣＰＵ’１は、設定された試験項目１１に試験デ
ータ金制御部２に転送した９制御部２から試験結果・デ
ータの収集・処理を行ったり、さらに上記の収集・処理
・結果を周辺装置９に出力したジする。制御部２は、Ｃ
ＰＵＩからのデータを各都電に振り分けて転送したり、
各部から試験結果ｔ−読み出したりする。タイミング発
生器３は、制御部２から転送されてきたテストパターン
１ｔ）ＵＴへ印加する周期を示すレートのデータ、１）
ＵＴからの出カバターンとテストパターンの期待値を比
較判定する位置を示すストローブの遅れ、幅のデータ等
に従い、レート信号、ストローブ信号等のタイミング全
発生シ、ピンエレクトロニクス７１ パターン発生器４
に送り出す。パターン発生器４は、制御部２７．ｌ−ら
転送されてきたテストパターンを一時蓄え、試験開始時
にタイミング発生部３から送られてくるＶ−）信号また
は、Ｉ）ＵＴからの外部同期パルスに同期して、蓄えて
ありたテストパターン全発生し、各ピン毎に指定された
パターンモジ−Ｖ−ションを行ｂ１ピンエレクトロニク
ス７へ送り出す。
式のブロック図である。１ｉｉｃＰＵ、２は制御部、３
はタイミング発生器、４はパターン発生器、５はレベル
設定部、６は試験用電源部、７はピンエレクトロニクス
、８はＤＵＴを実装するテストボード、９は周辺装置で
ある。ＣＰＵ’１は、設定された試験項目１１に試験デ
ータ金制御部２に転送した９制御部２から試験結果・デ
ータの収集・処理を行ったり、さらに上記の収集・処理
・結果を周辺装置９に出力したジする。制御部２は、Ｃ
ＰＵＩからのデータを各都電に振り分けて転送したり、
各部から試験結果ｔ−読み出したりする。タイミング発
生器３は、制御部２から転送されてきたテストパターン
１ｔ）ＵＴへ印加する周期を示すレートのデータ、１）
ＵＴからの出カバターンとテストパターンの期待値を比
較判定する位置を示すストローブの遅れ、幅のデータ等
に従い、レート信号、ストローブ信号等のタイミング全
発生シ、ピンエレクトロニクス７１ パターン発生器４
に送り出す。パターン発生器４は、制御部２７．ｌ−ら
転送されてきたテストパターンを一時蓄え、試験開始時
にタイミング発生部３から送られてくるＶ−）信号また
は、Ｉ）ＵＴからの外部同期パルスに同期して、蓄えて
ありたテストパターン全発生し、各ピン毎に指定された
パターンモジ−Ｖ−ションを行ｂ１ピンエレクトロニク
ス７へ送り出す。
レベル設定部５は、制御部２から転送されて＠たデータ
に従って１）ＵＴへ印加される入力バク−／の論理″ｌ
“、“０”のレベル及び１）ＵＴの出カバターンの論理
“１“、“０“の判定レベルを発生シ、ピンエレクトロ
ニクス７へ送り出す。電源部６は、ＤＵＴに使用される
電源の電圧レベルを制御部２から転送されて＠たデータ
に従って発生１、、ＬＩＵＴへ供給する。ピンエレクト
ロニクス７ハ、パターン発生器４からのテストパターン
に従い、タイミング発生器３から送られてくるタイミン
グでレベル設定部５からのレベルを制御し、てＤＵＴへ
印加する。さらにピンエレクトロニクス７は、１）ＵＴ
からの出力音、バグーン発生器４からのテストパターン
に従って論理“１“、“０“６各のレベル設定部５から
送られてきた判定レベルとタイミング発生器３から送ら
れてくるストローブ信号の位置で比較判定し、結果をパ
ターン発生器４へ戻す。８は、ＤＵＴ’ｉ実装する為の
テストボードであり、ｃｒｔを介して１）ＵＴと試験装
置が接続される。周辺装置９は、’ＣＩ’Ｕｌへのテス
トプログラム等の必要情報の入力及び、ＣＰＵＩでのデ
ータ処理１編果り結果等金出力及び記はする、第２図は
、従来のＩＣ試験装置のブロック図である。ｌＯは、制
御部２から送られてさたテストパターン全一時蓄えてお
くメモリ部、ＩＩは、Ｅ歌詩タイミング発生器３の出力
端子−１３に出力されるＴｏ信号に同期して連続的にメ
モ！ＪｆｆｌＳｔｏへアドレス信号を与えるアドレス発
生部、１２は、テストパターン’ｚＤＵＴへ印加する周
期金示すＴｏ信号のもとになる、あらかじめきめられた
繰返し周波数を示すレイト信号を発生する７一ト信号発
生器であり１出力端子１８に出力される起動信号により
、レート信号全発生したり１発生を停止したすする。１
５は、ＴＯ信号選択器であり、印加端子１６に印加され
る外部同ル」パルス選択イ百号により外部同期パルスが
選択された場合には、端子１８を介してレート信号発生
器１２のレート信号の発生を停止させ、出刃端子１７に
印加端子１４に印加される外部同期パルスを出力し、ｏ
ｉｔ回路１９ｔ−弁じてＴｏ信号としてアドレス発生部
１■へ印加する。内部同期が選択された場合には、選択
器１５は、端子１７への外部同期ノくルスの出力を禁屯
し、ｖ−卜発生器１２に起動信号を与え、レート信号を
発生させ、０ハ回路１９を弁してＴｏ信号として、アド
レス発生部１１ヘレート信号を印加する。
に従って１）ＵＴへ印加される入力バク−／の論理″ｌ
“、“０”のレベル及び１）ＵＴの出カバターンの論理
“１“、“０“の判定レベルを発生シ、ピンエレクトロ
ニクス７へ送り出す。電源部６は、ＤＵＴに使用される
電源の電圧レベルを制御部２から転送されて＠たデータ
に従って発生１、、ＬＩＵＴへ供給する。ピンエレクト
ロニクス７ハ、パターン発生器４からのテストパターン
に従い、タイミング発生器３から送られてくるタイミン
グでレベル設定部５からのレベルを制御し、てＤＵＴへ
印加する。さらにピンエレクトロニクス７は、１）ＵＴ
からの出力音、バグーン発生器４からのテストパターン
に従って論理“１“、“０“６各のレベル設定部５から
送られてきた判定レベルとタイミング発生器３から送ら
れてくるストローブ信号の位置で比較判定し、結果をパ
ターン発生器４へ戻す。８は、ＤＵＴ’ｉ実装する為の
テストボードであり、ｃｒｔを介して１）ＵＴと試験装
置が接続される。周辺装置９は、’ＣＩ’Ｕｌへのテス
トプログラム等の必要情報の入力及び、ＣＰＵＩでのデ
ータ処理１編果り結果等金出力及び記はする、第２図は
、従来のＩＣ試験装置のブロック図である。ｌＯは、制
御部２から送られてさたテストパターン全一時蓄えてお
くメモリ部、ＩＩは、Ｅ歌詩タイミング発生器３の出力
端子−１３に出力されるＴｏ信号に同期して連続的にメ
モ！ＪｆｆｌＳｔｏへアドレス信号を与えるアドレス発
生部、１２は、テストパターン’ｚＤＵＴへ印加する周
期金示すＴｏ信号のもとになる、あらかじめきめられた
繰返し周波数を示すレイト信号を発生する７一ト信号発
生器であり１出力端子１８に出力される起動信号により
、レート信号全発生したり１発生を停止したすする。１
５は、ＴＯ信号選択器であり、印加端子１６に印加され
る外部同ル」パルス選択イ百号により外部同期パルスが
選択された場合には、端子１８を介してレート信号発生
器１２のレート信号の発生を停止させ、出刃端子１７に
印加端子１４に印加される外部同期パルスを出力し、ｏ
ｉｔ回路１９ｔ−弁じてＴｏ信号としてアドレス発生部
１■へ印加する。内部同期が選択された場合には、選択
器１５は、端子１７への外部同期ノくルスの出力を禁屯
し、ｖ−卜発生器１２に起動信号を与え、レート信号を
発生させ、０ハ回路１９を弁してＴｏ信号として、アド
レス発生部１１ヘレート信号を印加する。
端子１６に印加される外部同期パルス選択信号によＦ）
、Ｔｏ信号としてあらかじめノート信号か。
、Ｔｏ信号としてあらかじめノート信号か。
外部同期パルスかが選択され、ＣのＴｏ信号がノ（ター
ン発生器４のアドレス発生部１１へ印加され。
ン発生器４のアドレス発生部１１へ印加され。
メモリ部１０より蓄えてあったテストパターンがアドレ
ス信号に従い各ピン毎に出力端子２０に出力され、ピン
エレクトロニクス７ｖｃ印加され、ＤＵＴへの入カバク
ーン及び期待パターンとして取扱われる。すなわち、Ｌ
）ＵＴへの入カバグーン及び期待パターンは、タイミン
グ発生器３からのＴｏ信号に同期して出力される為に、
７一ト信号もしくは、外部同期パルス１個で、ｌアドレ
ス分しか発生されないことになる。ＤＵＴの１端子かう
外部同期パルスのｌ＋ｊイクル内に時分割で２つの情報
が出力される様な場合には、期待ノ（ターンを複数発生
させることかで＠な＾ので試験は不ｉ丁能になる。
ス信号に従い各ピン毎に出力端子２０に出力され、ピン
エレクトロニクス７ｖｃ印加され、ＤＵＴへの入カバク
ーン及び期待パターンとして取扱われる。すなわち、Ｌ
）ＵＴへの入カバグーン及び期待パターンは、タイミン
グ発生器３からのＴｏ信号に同期して出力される為に、
７一ト信号もしくは、外部同期パルス１個で、ｌアドレ
ス分しか発生されないことになる。ＤＵＴの１端子かう
外部同期パルスのｌ＋ｊイクル内に時分割で２つの情報
が出力される様な場合には、期待ノ（ターンを複数発生
させることかで＠な＾ので試験は不ｉ丁能になる。
よって、試験装置のピンエレクトロニクス２ビンをＤＵ
Ｔの１端子に接続して測定することになる。Ｃのこと全
第３図を用いて説明する。２１は、１）ＵＴからの外部
同期パルスであ！ｌｌ、２２は、 ＩＪＵＴからの出力
であり、２つの情報が外部同期・くルスの時間Ｔｌ後と
時間Ｔ２後に出力される。（但し、ＴｌくＴ２）、２３
は、ＤＵ、Ｔからの時間Ｔｌ後の出力の期待パターンで
あり、２４は、ＤＵＴからの時間Ｔ２後の出力の期待パ
ターンである。２５は、出力２２と期待パターン２３を
比較判定する位置を示すストローブ信号であり、２６は
、出力２２と期待パターン２４全比較判定する位置を示
すス）ｏ−プ信号である。
Ｔの１端子に接続して測定することになる。Ｃのこと全
第３図を用いて説明する。２１は、１）ＵＴからの外部
同期パルスであ！ｌｌ、２２は、 ＩＪＵＴからの出力
であり、２つの情報が外部同期・くルスの時間Ｔｌ後と
時間Ｔ２後に出力される。（但し、ＴｌくＴ２）、２３
は、ＤＵ、Ｔからの時間Ｔｌ後の出力の期待パターンで
あり、２４は、ＤＵＴからの時間Ｔ２後の出力の期待パ
ターンである。２５は、出力２２と期待パターン２３を
比較判定する位置を示すストローブ信号であり、２６は
、出力２２と期待パターン２４全比較判定する位置を示
すス）ｏ−プ信号である。
すなわち、１）ＵＴからの出力２２の時間Ｔ１後に出力
される情報は、試験装置のピンエレクトロニクス７にて
期待パターン２３とストローグｍ号２５の位置で比較さ
れ、１）ＵＴからの出力２２の時間Ｔ２後に出力される
情報はピンエレクトロニクス７にて期待パターン２４と
、ストロ−１１百号２６の位置で比較されることになる
。この様に、ＩＪＵＴのｌ端子に対して試験装置の２ピ
ンを接続することにより、従来は測定可能となった。但
し、上記の様な外部同期試＠が必要なＩＪＵＴが、外部
同期パルスの１サイクル内で複数の情報が出力される様
な端子全多数含んでいると、その端子数の分だけ、ＤＵ
Ｔの端子数より余分に試験装置はビン数を持たなくては
ならない。１）ＵＴの端子数が増大した場合には、試＠
装置のビン数不足等が生じる。さらに、ＩＪＵＴの単一
端子に対して試験装置の２ピン分のピンエレクトロニク
スを接続する為、負荷容量の増大及ｒ・ＤＵＴの端子と
試験装置のビンエレクトロニ、々スフのビン番号との対
応が複雑になる欠点がある。
される情報は、試験装置のピンエレクトロニクス７にて
期待パターン２３とストローグｍ号２５の位置で比較さ
れ、１）ＵＴからの出力２２の時間Ｔ２後に出力される
情報はピンエレクトロニクス７にて期待パターン２４と
、ストロ−１１百号２６の位置で比較されることになる
。この様に、ＩＪＵＴのｌ端子に対して試験装置の２ピ
ンを接続することにより、従来は測定可能となった。但
し、上記の様な外部同期試＠が必要なＩＪＵＴが、外部
同期パルスの１サイクル内で複数の情報が出力される様
な端子全多数含んでいると、その端子数の分だけ、ＤＵ
Ｔの端子数より余分に試験装置はビン数を持たなくては
ならない。１）ＵＴの端子数が増大した場合には、試＠
装置のビン数不足等が生じる。さらに、ＩＪＵＴの単一
端子に対して試験装置の２ピン分のピンエレクトロニク
スを接続する為、負荷容量の増大及ｒ・ＤＵＴの端子と
試験装置のビンエレクトロニ、々スフのビン番号との対
応が複雑になる欠点がある。
〔発明の実施例］
第４図は、本発明の一実施例全示し、２７は、第２図に
おけるメモリ部１０１Ｃグイミング発生部の外部同期パ
ルス選択のコントロールと７ Ｆ ’）ｎ＋１を追加し
たメモリ部である。２８は、従来のＴ。
おけるメモリ部１０１Ｃグイミング発生部の外部同期パ
ルス選択のコントロールと７ Ｆ ’）ｎ＋１を追加し
たメモリ部である。２８は、従来のＴ。
信号選択器１５に、メモリ部２７のビットｂ、、＋１で
も、外部同期信号か、または内部動Ｊυ］信号かの選択
が可能となる機能が追加されたＴｏ信号選択器である。
も、外部同期信号か、または内部動Ｊυ］信号かの選択
が可能となる機能が追加されたＴｏ信号選択器である。
第５図は、第４図全説明する為のグイムチヤードである
。２１．２２は、第３図と同様であり、２９はグイミン
ク発生器３′からのＴｏ信号であり、３０はピンエレク
トロニクス７へ印加される期待パターンを示し、Ｃの時
の１）ＵＴからの出力と期待バク−ｙを比較判定する位
置を示すストローブ信号を３１に示す。メモリ部２７の
ビットｂｙが第５図２２の出力信号を出力するＬＯＵＴ
端子に接続されており、アドレスＡｘ＋１ ＋ Ａｘ＋
７ ＋ Ａｘ＋８ ＋Ａｘ＋４１ ” Ａｘ＋１３ 番
地に“Ｉ −＋ Ａｚ−１、ＡＸ、 ＡＸ−１−２〜Ａ
ｘ＋６ 、Ａｘ＋９ 、 Ａｘ＋１０番地に“０“及び
ｖ−卜倍号発生器１２を制御するビットｂｆｉ＋１ に
はＡｘ、。
。２１．２２は、第３図と同様であり、２９はグイミン
ク発生器３′からのＴｏ信号であり、３０はピンエレク
トロニクス７へ印加される期待パターンを示し、Ｃの時
の１）ＵＴからの出力と期待バク−ｙを比較判定する位
置を示すストローブ信号を３１に示す。メモリ部２７の
ビットｂｙが第５図２２の出力信号を出力するＬＯＵＴ
端子に接続されており、アドレスＡｘ＋１ ＋ Ａｘ＋
７ ＋ Ａｘ＋８ ＋Ａｘ＋４１ ” Ａｘ＋１３ 番
地に“Ｉ −＋ Ａｚ−１、ＡＸ、 ＡＸ−１−２〜Ａ
ｘ＋６ 、Ａｘ＋９ 、 Ａｘ＋１０番地に“０“及び
ｖ−卜倍号発生器１２を制御するビットｂｆｉ＋１ に
はＡｘ、。
八〇＋４ ＋ Ａｘ＋’１番地に°“ｌ“、その他の番
地には“０”があらかじめ格納されているものとする。
地には“０”があらかじめ格納されているものとする。
メモリ部２７のアドレス信号がＡｘ−１番地に到達する
とビットｂ、、＋１に“１．−が入っている為、タイミ
ング発生器３′ではレート信号発生器１２が停市され、
端子１４に印加される外部同期バ・シスが選択され、外
部同期パルスが端子１４に印加されるまで、Ｔｏ信号は
発生されず、アドレス発生部１１は、Ａｘ−１番地を保
持し続ける。端子１４に。
とビットｂ、、＋１に“１．−が入っている為、タイミ
ング発生器３′ではレート信号発生器１２が停市され、
端子１４に印加される外部同期バ・シスが選択され、外
部同期パルスが端子１４に印加されるまで、Ｔｏ信号は
発生されず、アドレス発生部１１は、Ａｘ−１番地を保
持し続ける。端子１４に。
Ｌ）ＵＴからの外部同期パルスが入力されるとタイミン
グ発生器３′の出力端子１３にＴｏ信号があられれ、ア
ドレス発生部１１からは、Ａｘ番地を示すアドレス信号
が出力される。メモリ部２７からは、アドレスＡＩ番地
のｂ工〜ｂ０までが１．端子２０に出力されピンエレク
トロニクス７に印加され、ビットｂ。＋、の“０“がタ
イミング発生器３′のＴｏ信号選択器２８に印加され、
レート信号発生器１２が起動され、端子１４に印加され
る外部同期信号が禁止され、Ｔｏ信号としてレート発生
器１２からのレート信号が出力される。これ以降、メモ
リ部２７のビットｂ、、＋１が“ｌ“になるまで。
グ発生器３′の出力端子１３にＴｏ信号があられれ、ア
ドレス発生部１１からは、Ａｘ番地を示すアドレス信号
が出力される。メモリ部２７からは、アドレスＡＩ番地
のｂ工〜ｂ０までが１．端子２０に出力されピンエレク
トロニクス７に印加され、ビットｂ。＋、の“０“がタ
イミング発生器３′のＴｏ信号選択器２８に印加され、
レート信号発生器１２が起動され、端子１４に印加され
る外部同期信号が禁止され、Ｔｏ信号としてレート発生
器１２からのレート信号が出力される。これ以降、メモ
リ部２７のビットｂ、、＋１が“ｌ“になるまで。
１）ＵＴからの外部同期パルスの有無にかかわらずｖ−
卜信号発生器１２に設定された操り返し周波数で発生さ
れるレート信号がＴｏ信号として出力され、アドレス発
生部１１から、順にアドレスがひとつずつインクリメン
トされメモリ部２７からｂ１〜ｂ、、が端子２０に出力
される。アドレスが１’Ｌｘ＋４に到達するとビットｂ
ｎ＋１にビが設定されているので、グイミンク発生器３
′では、ｖ−ト信号発生器１２が停止Ｅされ、ＩＪＵＴ
からの外部同期パルスが選択され、次に外部同期パルス
が端子１４に印加されるまでアドレス発生部１１は、Ａ
ｘ＋４番地を示すアドレス信号全メモリ部２７へ印加し
続ける。以上の動作音ビットｔ）ｎ＋１の“ｌ−“０“
によジ繰り返しながらアドレスＡＸ＋１３番地葦で順に
メモリ部２７のビットｂ１〜”）ｎｋ端子２０ＶＣ出力
する。
卜信号発生器１２に設定された操り返し周波数で発生さ
れるレート信号がＴｏ信号として出力され、アドレス発
生部１１から、順にアドレスがひとつずつインクリメン
トされメモリ部２７からｂ１〜ｂ、、が端子２０に出力
される。アドレスが１’Ｌｘ＋４に到達するとビットｂ
ｎ＋１にビが設定されているので、グイミンク発生器３
′では、ｖ−ト信号発生器１２が停止Ｅされ、ＩＪＵＴ
からの外部同期パルスが選択され、次に外部同期パルス
が端子１４に印加されるまでアドレス発生部１１は、Ａ
ｘ＋４番地を示すアドレス信号全メモリ部２７へ印加し
続ける。以上の動作音ビットｔ）ｎ＋１の“ｌ−“０“
によジ繰り返しながらアドレスＡＸ＋１３番地葦で順に
メモリ部２７のビットｂ１〜”）ｎｋ端子２０ＶＣ出力
する。
本発明により、外部同期信号の１サイクル内に複数の情
報が出力される様なｌＣ’、試験することが可能となる
ばかジでなく、試験装置のピンエレクトロニクス番号と
Ｉ）ＵＴの端子番号が一致する為、テストプログラムの
デバッグ時間の短縮による。ｌＣの開発時間の短縮等の
効果がある。
報が出力される様なｌＣ’、試験することが可能となる
ばかジでなく、試験装置のピンエレクトロニクス番号と
Ｉ）ＵＴの端子番号が一致する為、テストプログラムの
デバッグ時間の短縮による。ｌＣの開発時間の短縮等の
効果がある。
第１図は一般的なコンピー−ター制御によるＩＣ試験方
式のブロック図である。第２図は、第１図の従来のＩＣ
試験装置のブロック図であＶ、第３図は第２図の動作を
説明するタイムチャートである。第４図は本発明の一実
施例のブロック図。 第５図は第４図の動作全説明するタイムチャートである
。 １・・・・−・ＣＰＵ％ ２・・・・・・制御部、３．
３’・・・・・・タイミング発生器、４． ４’・・
・・・・パターン発生器、５・・・・・・レベル設定部
、６・・・・・・試験電源部、７・・・・・・ピンエレ
クトロニクス、８・・・・−・テストボード、９・・・
・・・周辺装置、１０・・・・・・メモリ部、１１・・
・・・・アドレス発生部、１２・・・・・−Ｖ−卜信号
発生器、１３・・・・・・Ｔｏ＠号の出力端子、１４・
・・・・・外部同期パルスの印加端子、１５・・・・・
・Ｔｏ信号選択器、１６・−・・・・外部同期パルス選
択（ｉｊ号の印加端子、１７・・・・・・外部同期パル
スの出力端子、１８・・・・・・レイト信号発生器の起
動信号の出力端子、１９・・・・・・Ｏル回路、２０・
・・・・・メモリ部からの出力端子、２１・・・・・・
１）ＵＴからの外部同期パルス、２２・・・・・・１）
ＵＴからの出力、２３．２４・・・・・・期待パターン
、２５． ２６・・・・・・ストローブ信号、２７・・
・・・・メモリ部、２８・・・・・・ＴＯ信号選択器、
２９・・・・・・端子１３の出力信号５３０・・・・・
・期待パターン、３１・・・・・・ストローブ１ｇ号。 Ｎ 代理Ａ 弁１士 内 原 皆５．３ °）を１個 半′２図 ＶＳ２ 回
式のブロック図である。第２図は、第１図の従来のＩＣ
試験装置のブロック図であＶ、第３図は第２図の動作を
説明するタイムチャートである。第４図は本発明の一実
施例のブロック図。 第５図は第４図の動作全説明するタイムチャートである
。 １・・・・−・ＣＰＵ％ ２・・・・・・制御部、３．
３’・・・・・・タイミング発生器、４． ４’・・
・・・・パターン発生器、５・・・・・・レベル設定部
、６・・・・・・試験電源部、７・・・・・・ピンエレ
クトロニクス、８・・・・−・テストボード、９・・・
・・・周辺装置、１０・・・・・・メモリ部、１１・・
・・・・アドレス発生部、１２・・・・・−Ｖ−卜信号
発生器、１３・・・・・・Ｔｏ＠号の出力端子、１４・
・・・・・外部同期パルスの印加端子、１５・・・・・
・Ｔｏ信号選択器、１６・−・・・・外部同期パルス選
択（ｉｊ号の印加端子、１７・・・・・・外部同期パル
スの出力端子、１８・・・・・・レイト信号発生器の起
動信号の出力端子、１９・・・・・・Ｏル回路、２０・
・・・・・メモリ部からの出力端子、２１・・・・・・
１）ＵＴからの外部同期パルス、２２・・・・・・１）
ＵＴからの出力、２３．２４・・・・・・期待パターン
、２５． ２６・・・・・・ストローブ信号、２７・・
・・・・メモリ部、２８・・・・・・ＴＯ信号選択器、
２９・・・・・・端子１３の出力信号５３０・・・・・
・期待パターン、３１・・・・・・ストローブ１ｇ号。 Ｎ 代理Ａ 弁１士 内 原 皆５．３ °）を１個 半′２図 ＶＳ２ 回
Claims (1)
- 被試験論理集積回路に印加するテストバター／を記憶す
るメモリ部、このメモリ部に記憶するテストパターンの
発生順序を示すアドレス信号を発生するアドレス発生部
を有するパターン発生器と、前記アドレス発生部から発
生されるアドレス信号の発生タイミングを示す同期信号
を発生するレート信号発生器、前記アドレス発生部への
同期信号として前記レート信号発生器から出力されるン
イト信号および前記被試験論理集積回路の特定端子から
出力される出力信号の一方を前記記憶部に記憶されるテ
ストパターンに応じて選択する選択部を有するタイミン
グ発生器とを具備することを特徴とする論理集積回路試
験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240320A JPS60132336A (ja) | 1983-12-20 | 1983-12-20 | 論理集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240320A JPS60132336A (ja) | 1983-12-20 | 1983-12-20 | 論理集積回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60132336A true JPS60132336A (ja) | 1985-07-15 |
Family
ID=17057710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58240320A Pending JPS60132336A (ja) | 1983-12-20 | 1983-12-20 | 論理集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132336A (ja) |
-
1983
- 1983-12-20 JP JP58240320A patent/JPS60132336A/ja active Pending
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