JPS6013309B2 - 静電誘導形半導体装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、電流通路が基板表面に垂直方向をなすよう
に作られた静電誘導形サィリスタに関するものである。

従来のサィリスタは制御電極であるベースがただ一個で
あり、しかもこのベース中を主電流が通るため、ベース
の不純物密度を高くすることができずベース直列抵抗が
大きくなり、更にベースが主電流通路の全断面にわたり
存在しているため分布容量も大きくなっている。このこ
とによって、Ｒ・Ｃ時定数が大きくなるので、使用可能
の周波数限界はせいぜし、１皿Ｈｚ程度となっている。
即ち、従来のサィリス外ま、素子が阻止状態から導適状
態に移行する際（以下この状態を夕−ン・オンと称す。
）には、ベースが有するＲ・Ｃ時定数の大きさのための
オン状態領域の拡がりを速やかに制御できず、ターン・
オン時間を短くできずにいる。又導適状態から阻止状態
に移行する際（以下この状態をターン・オフと称す。）
には、オン状態で接合内に注入されている非常に多くの
多数キャリア、少数キャリアが拡散によって移動し、制
御電極に吸収され消滅するので、時間が長くかかってい
る。更に、オフすべくベース電極を介してベースに印加
された電圧も、ベースの直列抵抗が大きいため、ベース
から離れた遠い領域には及ばず、わずかにベース電極近
傍をオフ状態にするのみで、ターン・オフ時間が長くな
るかあるいはターン・オフが不可能になっている。従っ
て直流の遮断もほとんどできず、もしできたとしてもご
く小容量のものに限られてしまう。即ち、従来のサィリ
スタは超高速、大電力動作ができず、高速動作において
能率が悪く、また、直流の遮断もほとんど不可能という
等非常に多くの大きな欠点を有している。

本発明は叙上の従来の欠点を除去するものであり、その
目的は超高速、大電力動作を可能とし、しかも高能率か
つ直流遮断にも適用できる新規な静電誘導形サィリスタ
を提供することにある。

本発明の静電譲導形サィリス外ま、制御電極により主電
流通路となる真性半導体領域もしくは低不純物密度領域
中に発生する電位障壁を低めてｔ急激にキャリアを注入
することで生じる多数の正孔と電子の混合状態による電
界の低下により、阻止状態から導適状態に移行し、また
この電位障壁を再び幸めることによりキャリアの注入を
停止し、加えて内部に蓄積しているキャｌｉアを電界に
より引きつけ制御電極へ吸収することにより「導適状機
から阻止状態にもどる動作を行うものである。従って、
主電流はキャリアを制御するための高不純物密度領域あ
るいは金属電極（以下高不純物密度領域あるいは金属電
極を総称したものをゲートという。）を通らないため「
ゲ−ト部分の不純物密度はいくらでも高くできるし、さ
らにゲートに隣接した真性半導体領域もしくは低不純物
密度領域中にこのゲートが占める部分は小さくてよく、
又、低不純物密度を低くすれば「 より一層ゲ岬卜の分
布容量が小さくなる。即ち、ゲートのＲ・Ｃ時定を小さ
くできる。本発明は本件発明者の提案による静電誘導サ
ィリスタ（第１３回半導体専門講習会予稿集、１９７８
手８月２５日〜２８日、ｒ静電誘導電界効果トランジス
タ（ＳＩＴ）」西沢著）の優れた特長を更に改良する為
のものである。

従来の静電誘導電界効果トランジスタは第１図に示す構
造であった。

第１図において、１５はドレィン領域となるｎ十形半導
体基板、２はｎ−形ェピタキシャル成長層、３はゲート
領域となるｐ十形半導体領域、貴４はソース領域となる
ｎ＋形半導体領域、５は表面保護膜、１６はドレィン領
域１５に低抵抗接続されたドレィン電極、７はゲ−ト領
域３に低抵抗接続されたゲート電極ｔ １７はソース領
域１に低抵抗接続されたソース電極、○，ＳおよびＧは
それぞれドレィン端子、ソース端子およびゲート端子で
ある。このような構造の素子の特徴は次の通りである。

【１｝ 三極真空管形特性を得るためには、ゲート間隙
を同一としたとき、高比抵抗のチャンネル領域を形成し
て、空乏層でチャンネルがほゞピンチＧオフするように
しなければならない。

■ 高周波化のためには、ソースからドレィンへのキャ
リア−走行時間を小さくしなければならない。

このためには、ソース。ドレィン間距離は小さい程良い
。しかし、ゲート。ドレィン間の静電容量を小さくする
には、距離は余り小さくできない。【３｝ 高出力化の
ためには、高電圧動作が有利である。

高耐圧を得るには、ゲート。ドレィン間およびゲート・
ソース間の距離を大きくしなければならない。■ 高効
率化動作をさせるには、相互コンダクタン柳＝（点潟）
ｖｄ＝−路大きく肌ナればならない。

但し△ｌｄはドレィン電圧Ｖｄが一定のもとでのゲート
。ソース間の電圧変動△ＶＧｓによるドレィン電流の変
動である。ｇｍは経験的にはチャンネル領域の比抵抗お
よびゲート構造に依存する。第１図の構造では、ｎ‐形
領域２の比抵抗が低い程ｇｍは大きいという結果が得ら
れている。‘５１ 電流・電圧特曲ま第２図に示すよう
な三極管形の非飽和特性を示すが〜電流の立上りは「最
初は指数関数的に立上り、次いでチャンネル領域のキャ
リア密度が不純物濃度によるイオンの濃度と同程度の大
きさになるときには空間電荷効果によって電流の流れは
制限される。

その状態に到達するのは、空乏層がドレィン領域に到達
する電圧付近から現われる。■ ゲートからドレインま
での間はドレイン抵抗として電流−電圧特性の勾配を小
さくするように働くため、この領域の距離及び比抵抗は
小さく選ばなければならない。

現在の素子は上記の特徴から最適の設計をすべくパラメ
ータが選定されているが妥協点が多く、最適の性能が得
られるに至っていない。

この発明の目的は、周波数特性を劣化させることなく高
耐圧でかつ大電流を実現した静電誘導形サィリスタを提
供することである。

以下、図を参照してこの発明の一実施例について説明す
る。

第３図はこの発明の構成原理を説明するための説明図、
第４図はこの発明の一実施例を示す断面図である。

第３図において、９〜１２はそれぞれゲート・アノード
電圧ＶＧＡがＯＶ、２０Ｖ、６０Ｖおよび１００Ｖのと
きに、ゲート領域３の周辺に拡がる空乏層の緑を示す。
このように空乏層はゲートバイアスがＯＶであっても、
ｐ−ｎ接合の間に生じる拡散電位によって形成される。
ゲート・アノード電圧ＶＧＡが高くなった場合にも、ほ
ゞゲ−ト構造と相似な形で空乏層はアノ−ド側に伸びて
ゆく。更にアノード電圧が高くなると、等電位面はアノ
ード面に平行になる。本発明の主旨は「アゾード領域１
のｎ−形領域２との接合面をこの最高動作電圧でさまる
等電位面に相似な形に作ることである。即ち〜第４図の
如きアノード領域１を形成することである。なお、第４
図において〜点線は空乏層の縁を示す。このようにアノ
ード領域１を作ることによってもたらされる利点をあげ
れば次の通りとなろう。【１｝ カソード・チャンネル
長が極めて短か〈できる。

したがって高周波動作が可能となる。■ 高電圧動作は
そのま）で大電流が流しうる。

即ち「ァノード抵抗が小さいので、電流は高電圧領域に
おいても大きな勾配で流れている。ｔ３｝ ｇｍは同一
比抵抗のチャンネルに対しては大きくなる。これはゲー
トによって電流制御できる範囲のみが高比抵抗層であり
、空間電荷効果が生じる領域が極めて小さくできるため
である。次にこのような構成の静電誘導形サイリスタを
実現する具体的な製作工程の一例について述べよつｏ先
ず、第５図ａに示すように「ｐ＋形基板量の所定表面領
域を選択的にエッチングして凹部ｌａを作る。

次に第５図ｂに示すように、気相成長法によって高比抵
抗のｎ‐形層２を成長させる。このとき、凹部ｌａ上に
は同様に凹部２ａが形成される。次にＣＶＤ法またはス
パッタ法などによってｎ‐形層２上に秦化膿１３を形成
する。この時凹部２ａの斜面部分には峯化膿１３の生成
が起り難いのでその部分は薄く形成され窒化膜１３の軽
いエッチングにより除去される。斜面部分の窒化膜１３
を除去した後の断面を第５図ｃに示す。次に第５図ｄに
示すように、残った窒化膿１３をマスクとして選択的に
酸化膜５を形成する。その後、この選択酸化膜５をマス
クにして凹部２ａ上の窒化膿１３を除去してボロンなど
のＰ形不純物を拡散し、ゲート領域３を形成する。

次に前記選択酸化膜５および前記ゲート領域３形成時に
生成された酸化膜をマスクにして残りの窒化膜１３を除
去し、ｎ形不純物を拡散してカソード領域４を形成する
。その後「アルミニウム、チタン、白金、金などの金属
を通常の方法で蒸着して、アノード電極６、ゲート電極
丁およびカソード電極８を形成する。このような工程を
経て完成した静電誘導形サィリスタを第５図ｅに示す。
このようにして形成された静電譲導形サイリスタは「
ｎ−ｃｈａ肌ｅｌのみならず、ｐ−ｃａｎｎｅｌ素子に
対しても同様に形成することは可能である。更に第６図
に示すように、第４図および第５図に示すｐ＋形領域１
が、ｐ十ｐと不純物濃度の異なる二層からなっていても
よい。このような構造の素子を得るには「ｐ＋形層上に
形成されたｐ形層の二層構造からなる半導体基板を準備
し、第５図ａの工程において、ｐ形層のみを選択エッチ
ングすればよい。

この場合、不純物濃度の差によりｐ十形層でエッチング
速度が低下するので、容易に第７図の構造は作成し得る
。以上述べたようにこの発明によれば、周波数特性を劣
化させることなく高耐圧・大軍流の静電誘導形半導体装
置を容易に実現することができる。

【図面の簡単な説明】

第１図は従来の静電誘導形トランジスタを示す断面図、
第２図はその電流・電圧特性図、第３図はこの発明の原
理を説明するための説明図、第４図はこの発明の一実施
例を示す断面図、第５図ａ〜ｅはその製造方法の一実施
例を示す工程順の断面図、第６図はそれぞれこの発明の
他の実施例を示す断面図である。 図において、１はｐ＋形半導体基板、２はｎ‐形ヱピタ
キシャル成長層〜 ３はｐ十形半導体領域、４はｎ十形
半導体領域、５は酸化膜、１３は窒化膿、ｌａおよび２
ａはそれぞれ凹部である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。第１図 第２図 第３図 第４図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. １ 低比抵抗の第１導電形の第１の半導体領域と、この
   第１の半導体領域上に形成された第２導電形の高比抵抗
   の第２の半導体領域と、この第２の半導体領域の主表面
   に形成された低比抵抗の第２導電形の第３の半導体領域
   と、上記第１および第３の半導体領域間の電流通路の一
   部に配設され、上記電流通路を開閉する空間電荷領域を
   形成する第１導電形の低比抵抗のゲート領域を備え、上
   記ゲート領域を上記第２の半導体領域の主表面に対して
   形成された凹部の底面部に形成するとともに、上記第１
   の半導体領域と上記第２の半導体領域との接合面を上記
   空間電荷領域の縁の形状に沿って形成したことを特徴と
   する静電誘導形半導体装置。