JPS6013576B2 - プログラマブルカウンタ - Google Patents
プログラマブルカウンタInfo
- Publication number
- JPS6013576B2 JPS6013576B2 JP6024078A JP6024078A JPS6013576B2 JP S6013576 B2 JPS6013576 B2 JP S6013576B2 JP 6024078 A JP6024078 A JP 6024078A JP 6024078 A JP6024078 A JP 6024078A JP S6013576 B2 JPS6013576 B2 JP S6013576B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- terminal
- output
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
Landscapes
- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
この発明は外部から入力するディジタル信号に従って分
周比を制御することができるプログラマプルカウン外こ
関するものである。
周比を制御することができるプログラマプルカウン外こ
関するものである。
従釆このようなプログラマブルカウンタとしては、いわ
ゆるバリアブルスワローカウンタ（又はバリアブルスワ
ローデバィダ）と呼ばれる回路が広く用いられている。
ゆるバリアブルスワローカウンタ（又はバリアブルスワ
ローデバィダ）と呼ばれる回路が広く用いられている。
第１図は従来のプログラマプルカウンタの一例を示すブ
ロック結線図で、図において１はパルス信号の入力端子
、２は分周されたパルス信号の出力端子である。３は高
速可変ブリスケーラと称せられるカゥンタであって、Ｓ
Ｉは直列入力端子、ＴＣは直列出力端子、Ｅは分周比制
御信号入力端子である。
ロック結線図で、図において１はパルス信号の入力端子
、２は分周されたパルス信号の出力端子である。３は高
速可変ブリスケーラと称せられるカゥンタであって、Ｓ
Ｉは直列入力端子、ＴＣは直列出力端子、Ｅは分周比制
御信号入力端子である。
４は第１のカウンタで、第１図の例ではプリセッタプル
な１Ｇ隻１桁のカウンタとする。
な１Ｇ隻１桁のカウンタとする。
５は第２のカウンタで、第１図の例ではプリセッタブル
な１Ｇ隼３桁のカウンタとし、その内部接続は第２図に
示すようになっているとする。
な１Ｇ隼３桁のカウンタとし、その内部接続は第２図に
示すようになっているとする。
第１および第２のカウンタを通じＰＩは並列入力端子、
ＣＫはクロック入力端子、Ｐ財ま並列入力イネーブル端
子、ＣＥＰはカウントイネーブルパラレルインプット端
子を示す。第１図の回路における入力端子１と出力端子
２とにおけるパルス周波数の分周比をＮとし、Ｎはたと
えば４桁の１坊隼数であって、Ｎ＝１ぴＭ３十１び地十
１びＭ，十Ｓ ・・・・・・・・・【１’としＭ
＝１ぴＭ３十ｌｍＭ２十Ｍ． ・・・・・・
・・・【２｝とすればＮ＝１０Ｍ十Ｓ
………‘３｝となる。
ＣＫはクロック入力端子、Ｐ財ま並列入力イネーブル端
子、ＣＥＰはカウントイネーブルパラレルインプット端
子を示す。第１図の回路における入力端子１と出力端子
２とにおけるパルス周波数の分周比をＮとし、Ｎはたと
えば４桁の１坊隼数であって、Ｎ＝１ぴＭ３十１び地十
１びＭ，十Ｓ ・・・・・・・・・【１’としＭ
＝１ぴＭ３十ｌｍＭ２十Ｍ． ・・・・・・
・・・【２｝とすればＮ＝１０Ｍ十Ｓ
………‘３｝となる。
但しＳ、Ｍ，、Ｍ２、舷は０〜９のいずれかの値をとる
整数で、４ビットのＢＣＤ（２進化１Ｇ隼）符号で表す
ことができる数とする。プリスケーラ３は端子Ｅに入力
信号が存在しないときは分周比Ｕで分周するとし、カウ
ンタ４，５にはそれぞれ初期値Ｓ，Ｍが入力されていて
カゥンタ４，５共にダウンカウンタとして動作するもの
とすれば、端子１にＵＳ個のパルスが入力すると、カウ
ンタ４の計数値は零となってＴＣからパルスを出力し、
ＣＥＰ端子へ入力して自己の計数値の進行を停止すると
共に、プリスケーラ３の分周比をＬに切換える。この時
点でカウンタ５の計数値はＭ−Ｓになっており、したが
って爾後Ｌ（Ｍ−Ｓ）個のパルスが端子１に入力される
と、カウンタ５の計数値が零となって端子２へパルスを
出力し、同時に数値Ｓ，Ｍをそれぞれカウン夕４，５に
ロードする。したがって分筒比ＮはＮ＝ＵＳ＋Ｌ（Ｍ−
Ｓ） ………‘４’となりＵ＝１１、Ｌ＝
１０とすればＮ＝１０Ｍ＋Ｓ
………｛３１となる。
整数で、４ビットのＢＣＤ（２進化１Ｇ隼）符号で表す
ことができる数とする。プリスケーラ３は端子Ｅに入力
信号が存在しないときは分周比Ｕで分周するとし、カウ
ンタ４，５にはそれぞれ初期値Ｓ，Ｍが入力されていて
カゥンタ４，５共にダウンカウンタとして動作するもの
とすれば、端子１にＵＳ個のパルスが入力すると、カウ
ンタ４の計数値は零となってＴＣからパルスを出力し、
ＣＥＰ端子へ入力して自己の計数値の進行を停止すると
共に、プリスケーラ３の分周比をＬに切換える。この時
点でカウンタ５の計数値はＭ−Ｓになっており、したが
って爾後Ｌ（Ｍ−Ｓ）個のパルスが端子１に入力される
と、カウンタ５の計数値が零となって端子２へパルスを
出力し、同時に数値Ｓ，Ｍをそれぞれカウン夕４，５に
ロードする。したがって分筒比ＮはＮ＝ＵＳ＋Ｌ（Ｍ−
Ｓ） ………‘４’となりＵ＝１１、Ｌ＝
１０とすればＮ＝１０Ｍ＋Ｓ
………｛３１となる。
第２図は第２のカゥンタ５の内部結線の一例を示すブロ
ック結線図で、５１，５２，５３は互に縦競に接続され
た１０進のプリセツタブルカウン夕、端子ＣＫ，Ｐ１，
ＰＦ，ＴＣ，ＣＥＰは第１図について説明したとおりで
あり、端子ＣＥＴはカウントインネーブルトリックルイ
ンプット端子を示し、たとえばカウンタ５２は端子ＣＫ
とＣＥＴとに同時にパルスが存在するとき直列入力パル
スを生じ、カウンタ５３は端子ＣＫとＣＥＴとＣＥＰと
に同時にパルスが存在するとき直列入力パルスを生ずる
ものとする。
ック結線図で、５１，５２，５３は互に縦競に接続され
た１０進のプリセツタブルカウン夕、端子ＣＫ，Ｐ１，
ＰＦ，ＴＣ，ＣＥＰは第１図について説明したとおりで
あり、端子ＣＥＴはカウントインネーブルトリックルイ
ンプット端子を示し、たとえばカウンタ５２は端子ＣＫ
とＣＥＴとに同時にパルスが存在するとき直列入力パル
スを生じ、カウンタ５３は端子ＣＫとＣＥＴとＣＥＰと
に同時にパルスが存在するとき直列入力パルスを生ずる
ものとする。
またカウン夕５１のＱｏは並列出力端子、５４はナンド
ゲートである。カウンタ５１，５２，５３にはそれぞれ
初期値Ｍ，，Ｍ２，ＮＬがロードされているとすると、
カウンタ６３の直列出力端子ＴＣにはクロツク端子ＣＫ
にＭ，十１０Ｍ２十１びＭ３＝Ｍ ……
…■に示すＭ個のパルスが入力されるごとに１個のパル
スが出力し、ナンドゲート５４を介してそれぞれのカウ
ンタ５１，５２，５３にＭ，，Ｍ２，Ｍ３の数値をロー
ドする。
ゲートである。カウンタ５１，５２，５３にはそれぞれ
初期値Ｍ，，Ｍ２，ＮＬがロードされているとすると、
カウンタ６３の直列出力端子ＴＣにはクロツク端子ＣＫ
にＭ，十１０Ｍ２十１びＭ３＝Ｍ ……
…■に示すＭ個のパルスが入力されるごとに１個のパル
スが出力し、ナンドゲート５４を介してそれぞれのカウ
ンタ５１，５２，５３にＭ，，Ｍ２，Ｍ３の数値をロー
ドする。
すなわち第１図に示す従釆の回路ではカウンタ４，５１
，５２，５３の並列入力端子にそれぞれ１桁のＢＣＤで
表わされる信号Ｓ，Ｍ，，Ｍ２，Ｍ３を接続すれば式‘
１１で表わされる分周比Ｎを得、したがってこれらＳ，
Ｍ，，Ｍ２，地を変化して分周比Ｎを自由に変化するこ
とができる。
，５２，５３の並列入力端子にそれぞれ１桁のＢＣＤで
表わされる信号Ｓ，Ｍ，，Ｍ２，Ｍ３を接続すれば式‘
１１で表わされる分周比Ｎを得、したがってこれらＳ，
Ｍ，，Ｍ２，地を変化して分周比Ｎを自由に変化するこ
とができる。
しかしながら第１図に示す従来の回路では、分周比Ｎを
指定する制御信号は必ずＮそのものを表す１坊隼数の各
桁の数値、たとえばＮ＝１びＭ３十１ぴふら十１びＭ．
十Ｓ ・・・・・・（１１における鳩，Ｍ２，Ｍ
，，Ｓでなければならず、Ｎと一定の関係たとえばＮ＝
Ｐ＋Ｋ ………■の如き関係にある
値Ｐを表す信号によって分席比Ｎを得るためには演算回
路を用いて数値Ｐと数値Ｋとから式‘別こよりＮを算出
し、これを制御信号として入力することが必要である。
指定する制御信号は必ずＮそのものを表す１坊隼数の各
桁の数値、たとえばＮ＝１びＭ３十１ぴふら十１びＭ．
十Ｓ ・・・・・・（１１における鳩，Ｍ２，Ｍ
，，Ｓでなければならず、Ｎと一定の関係たとえばＮ＝
Ｐ＋Ｋ ………■の如き関係にある
値Ｐを表す信号によって分席比Ｎを得るためには演算回
路を用いて数値Ｐと数値Ｋとから式‘別こよりＮを算出
し、これを制御信号として入力することが必要である。
他方、システム設計の観点からは分周比Ｎの値をＢＣＤ
で表す信号を発生することなく端子２における周波数の
種類を表し、数値Ｎとは式【５｝の関係を有するチャン
ネル数ＰをＢＣＤで表す符号等が用いられる場合が多い
。また式‘５１のＰが必ずしもチャンネル数を表す数値
でなくとも、一般にＰ＜Ｎであり、たとえばＮを４桁の
ＩＧ隼数とするときＰは２桁の１０進数であるとすれば
、制御のため４桁のＩＱ隼数Ｎを用いるより、２桁の１
Ｇ隻数Ｐを用いた方が簡単である。このような場合、第
１図に示す従来の回路では式‘５１の演算を行う演算回
路を必要とし、この演算回路はたてとえばＮが４桁のＩ
Ｇ隼数である場合は１Ｇ隻数４桁の加算回路となり、複
雑で高価になる等の欠点がある。この発明は従来の回路
における上述の欠点を除去することを目的とするもので
あって、以下図面についてはこの発明の実施例を説明す
る。
で表す信号を発生することなく端子２における周波数の
種類を表し、数値Ｎとは式【５｝の関係を有するチャン
ネル数ＰをＢＣＤで表す符号等が用いられる場合が多い
。また式‘５１のＰが必ずしもチャンネル数を表す数値
でなくとも、一般にＰ＜Ｎであり、たとえばＮを４桁の
ＩＧ隼数とするときＰは２桁の１０進数であるとすれば
、制御のため４桁のＩＱ隼数Ｎを用いるより、２桁の１
Ｇ隻数Ｐを用いた方が簡単である。このような場合、第
１図に示す従来の回路では式‘５１の演算を行う演算回
路を必要とし、この演算回路はたてとえばＮが４桁のＩ
Ｇ隼数である場合は１Ｇ隻数４桁の加算回路となり、複
雑で高価になる等の欠点がある。この発明は従来の回路
における上述の欠点を除去することを目的とするもので
あって、以下図面についてはこの発明の実施例を説明す
る。
第３図はこの発明の一実施例を示すブロック結線図で、
第１図と同一符号は同一又は相当部分を示す。
第１図と同一符号は同一又は相当部分を示す。
カウンタ４の並列入力端子ＰＩには数値Ｐｓを表す信号
が接続され、カゥソタ５の並列入力端子ＰＩには数値Ｐ
Ｍを表す信号が接続される。６，７はそれぞれデコーダ
として用いられるナンドゲートで、６０はカウンタ４の
計数値がＳの桶数になったときナンドゲート６から信号
を出力するようナンドゲート６の入力の論理を適宜反転
する定常値デコード用ィンバータ、７０はカウンタ５の
計数値がＭの補数となったときナンドゲート７から信号
を出力するようナンドゲート７の入力の論理を適宜反転
する定常値デコード用ィンバータである。
が接続され、カゥソタ５の並列入力端子ＰＩには数値Ｐ
Ｍを表す信号が接続される。６，７はそれぞれデコーダ
として用いられるナンドゲートで、６０はカウンタ４の
計数値がＳの桶数になったときナンドゲート６から信号
を出力するようナンドゲート６の入力の論理を適宜反転
する定常値デコード用ィンバータ、７０はカウンタ５の
計数値がＭの補数となったときナンドゲート７から信号
を出力するようナンドゲート７の入力の論理を適宜反転
する定常値デコード用ィンバータである。
さきに式‘５｝について説明したように、第３図の回路
では数値Ｐを設定することによって、Ｎ＝Ｐ十Ｋ
………■の関係にある分周比Ｎを得るも
ので、式■においてＫはあらかじめ定める定数である。
では数値Ｐを設定することによって、Ｎ＝Ｐ十Ｋ
………■の関係にある分周比Ｎを得るも
ので、式■においてＫはあらかじめ定める定数である。
Ｐがなるべく小さな値になるようにＫの値を定めること
が望ましいので、Ｎの変化範囲の中心的な値をＫとして
設定する。以下、Ｎの変化範図の中心的な値をＮ＝１『
Ｍ３十１ぴ地十１瓜Ｍ，十Ｓ ・・・・・・・・・
｛１）で示される値であると仮定し、Ｎ＝１ぴＭ３十１
戊地＋ｌｍＭ，十Ｓ ・・・・・・・・・００に設
定したとして説明する。
が望ましいので、Ｎの変化範囲の中心的な値をＫとして
設定する。以下、Ｎの変化範図の中心的な値をＮ＝１『
Ｍ３十１ぴ地十１瓜Ｍ，十Ｓ ・・・・・・・・・
｛１）で示される値であると仮定し、Ｎ＝１ぴＭ３十１
戊地＋ｌｍＭ，十Ｓ ・・・・・・・・・００に設
定したとして説明する。
Ｍ３、地、Ｍ，、Ｓには何等の制限がないので式【１０
の仮定は一般性を窺うものではなく、また式ＯＱではＫ
が４桁のＩＧ隼数である場合の例を示したが、この発明
は数値Ｋの桁数に限定されるものではない。式｛５）の
ＰをＰ＝１のＮ十Ｐｓ ………（１
１）とし、かつＰＭェ１ぴＰＭ３十１肥Ｍ２十ＰＭ，
…（１２）として表す。
の仮定は一般性を窺うものではなく、また式ＯＱではＫ
が４桁のＩＧ隼数である場合の例を示したが、この発明
は数値Ｋの桁数に限定されるものではない。式｛５）の
ＰをＰ＝１のＮ十Ｐｓ ………（１
１）とし、かつＰＭェ１ぴＰＭ３十１肥Ｍ２十ＰＭ，
…（１２）として表す。
もしＰｓ＝０、ＰＭ＝０であり、すなわちカウンタ４，
５に初期値として０が設定されると、カウンタ４にＳ個
のパルスが入力されると、ナンドゲート６から信号が出
力され、カゥンタ５にＭ個のパルスが入力されると、ナ
ンドゲート７から信号が出力され、第３図の回路は第１
図の回路として同様にＮ＝皿Ｍ＋Ｓの分周比の分周を行
うものである。第４図は第３図に示すカウンタ５の内部
結線の一例を示すブロック結線図で、第２図と同一符号
は同一又は相当部を示し、第３図に示すＰＭはＰＭ２，
ＰＭ３から構成されＰＭ＝ＰＭ，十１肥Ｍ２十１ぴＰＭ
３ ………職の関係にあり、第３図に示すィ
ンバータ７０はィンバータ７１，７２，７３の３部分か
ら構成されＭ：Ｍ，十１の Ｍ２十１ぴＭ３
………■の関係にある。
５に初期値として０が設定されると、カウンタ４にＳ個
のパルスが入力されると、ナンドゲート６から信号が出
力され、カゥンタ５にＭ個のパルスが入力されると、ナ
ンドゲート７から信号が出力され、第３図の回路は第１
図の回路として同様にＮ＝皿Ｍ＋Ｓの分周比の分周を行
うものである。第４図は第３図に示すカウンタ５の内部
結線の一例を示すブロック結線図で、第２図と同一符号
は同一又は相当部を示し、第３図に示すＰＭはＰＭ２，
ＰＭ３から構成されＰＭ＝ＰＭ，十１肥Ｍ２十１ぴＰＭ
３ ………職の関係にあり、第３図に示すィ
ンバータ７０はィンバータ７１，７２，７３の３部分か
ら構成されＭ：Ｍ，十１の Ｍ２十１ぴＭ３
………■の関係にある。
第３図の回路においてもプリスケーラ３は第１図におけ
ると同様その分周比がＵからいこ切換えられ、カウンタ
４，５は共にダウンカウンタとして動作するとすれば、
端子１にＰｓとＳのときＵ（Ｐｓ−Ｓ）個、Ｐｓ＜Ｓの
ときＵ（１０十Ｐｓ−Ｓ）個のパルスが入力されるとデ
コーダ６から信号が出力されて、プリスケーラ３の分周
比をＬ‘こ切換え同時にカウンタ４の計数値の進行を停
止する。
ると同様その分周比がＵからいこ切換えられ、カウンタ
４，５は共にダウンカウンタとして動作するとすれば、
端子１にＰｓとＳのときＵ（Ｐｓ−Ｓ）個、Ｐｓ＜Ｓの
ときＵ（１０十Ｐｓ−Ｓ）個のパルスが入力されるとデ
コーダ６から信号が出力されて、プリスケーラ３の分周
比をＬ‘こ切換え同時にカウンタ４の計数値の進行を停
止する。
この時点でカゥンタ５の計数値はＰｓ２ＳのときＰＭ一
Ｐ３十Ｓ、Ｐｓ＜ＳのときＰＭ＋Ｓ−１０−Ｐｓとなっ
ているので、その後Ｐ２ＳのときＬ｛ＰＭ＋（Ｓ一Ｐｓ
）＋Ｍ｝個、Ｐｓ＜ＳのときＬ｛ＰＭ十（Ｓ−１０一Ｐ
ｓ）＋Ｍ｝個のパルスが端子１に入力されると、デコー
ダ７から信号が出力てカウンタ４，５にそれぞれ初期値
Ｐｓ，ＰＭを入力する。すなわち入力端子１と出力端子
２との間のパルス分周比ＮはＰｓ２Ｓのとき、Ｎ＝Ｕ（
Ｐｓ−Ｓ）十Ｌ｛ＰＭ＋（Ｓ−Ｐ３）十Ｍ｝＝（Ｕ−Ｌ
）（Ｐｓ−Ｓ）＋Ｌ（ＰＭ＋Ｍ） …のとなりＵ＝１１
、Ｌ＝１０とすればＮ＝（１０Ｍ−Ｓ）＋（Ｐｓ＋ｌＯ
Ｐｗ） ………‘８｝一方Ｐｓ＜ＳのときＮ＝Ｕ（１０
十Ｐ３−Ｓ）＋Ｌ｛ＰＭ十（Ｓ−１０−Ｐｓ）＋Ｍ｝＝
（Ｕ−Ｌ）（１０十Ｐｓ−Ｓ）十Ｌ（ＰＭ＋Ｍ）
……
…‘９１同様に、Ｕｉｌｌ、Ｌ＝１０とすればＮ＝（１
■ Ｍ十１０一Ｓ）＋（Ｐｓ＋ｌＯＰＮ）となるので、
当初デコ−ダ６，７によって、数値１０Ｍ−Ｓを設定し
ておけば、その数値に加減すべき数値Ｐｓ十１脚Ｍだけ
を外部から制御することによって式｛８｝に示す分周比
Ｎを得ることができる。
Ｐ３十Ｓ、Ｐｓ＜ＳのときＰＭ＋Ｓ−１０−Ｐｓとなっ
ているので、その後Ｐ２ＳのときＬ｛ＰＭ＋（Ｓ一Ｐｓ
）＋Ｍ｝個、Ｐｓ＜ＳのときＬ｛ＰＭ十（Ｓ−１０一Ｐ
ｓ）＋Ｍ｝個のパルスが端子１に入力されると、デコー
ダ７から信号が出力てカウンタ４，５にそれぞれ初期値
Ｐｓ，ＰＭを入力する。すなわち入力端子１と出力端子
２との間のパルス分周比ＮはＰｓ２Ｓのとき、Ｎ＝Ｕ（
Ｐｓ−Ｓ）十Ｌ｛ＰＭ＋（Ｓ−Ｐ３）十Ｍ｝＝（Ｕ−Ｌ
）（Ｐｓ−Ｓ）＋Ｌ（ＰＭ＋Ｍ） …のとなりＵ＝１１
、Ｌ＝１０とすればＮ＝（１０Ｍ−Ｓ）＋（Ｐｓ＋ｌＯ
Ｐｗ） ………‘８｝一方Ｐｓ＜ＳのときＮ＝Ｕ（１０
十Ｐ３−Ｓ）＋Ｌ｛ＰＭ十（Ｓ−１０−Ｐｓ）＋Ｍ｝＝
（Ｕ−Ｌ）（１０十Ｐｓ−Ｓ）十Ｌ（ＰＭ＋Ｍ）
……
…‘９１同様に、Ｕｉｌｌ、Ｌ＝１０とすればＮ＝（１
■ Ｍ十１０一Ｓ）＋（Ｐｓ＋ｌＯＰＮ）となるので、
当初デコ−ダ６，７によって、数値１０Ｍ−Ｓを設定し
ておけば、その数値に加減すべき数値Ｐｓ十１脚Ｍだけ
を外部から制御することによって式｛８｝に示す分周比
Ｎを得ることができる。
第４図の回路はカウンタ５が第２図と同様に１０進のプ
リセッタブルカウン夕５１，５２，５３で構成されてい
るとき、式‘６｝に従って数値ＰＭを入力する回路と式
｛２１に従って数値Ｍの袴数をデコーダ７で検出する回
路とを示すもので、その動作は第２図および第３図につ
いての上述の説明から客易に理解できるであろう。
リセッタブルカウン夕５１，５２，５３で構成されてい
るとき、式‘６｝に従って数値ＰＭを入力する回路と式
｛２１に従って数値Ｍの袴数をデコーダ７で検出する回
路とを示すもので、その動作は第２図および第３図につ
いての上述の説明から客易に理解できるであろう。
分周比を制御するため外部から与えられる信号はチャン
ネル数又はその他の直列を直接表示しない数値であるこ
とが一般であり、その数値とそれに対応する分周比との
関係からあらかじめ式｛８１のｌｍ Ｍ−Ｓの数値を算
出し、これをデコーダ６，７に設定しておけば、この発
明の装置では従来の装置において必要であった加減算器
等を省略し、綜合的に回路を簡単化して原価を低減し、
かつ加減算等に必要な処理時間を節約して高速性を保持
することができる。
ネル数又はその他の直列を直接表示しない数値であるこ
とが一般であり、その数値とそれに対応する分周比との
関係からあらかじめ式｛８１のｌｍ Ｍ−Ｓの数値を算
出し、これをデコーダ６，７に設定しておけば、この発
明の装置では従来の装置において必要であった加減算器
等を省略し、綜合的に回路を簡単化して原価を低減し、
かつ加減算等に必要な処理時間を節約して高速性を保持
することができる。
第１図は従来のプログラマブルカウンタの一例を示すブ
ロック結線図、第２図は第１図に示す第２のカウンタの
内部結線の一例を示すブロック結線図、第３図はこの発
明の一実施例を示すブロック結線図、第４図は第３図に
示す第２のカゥンタの内部結線の一例を示すブロック結
線図である。 図において１は信号入力端子、２は信号出力端子、３は
高速可変プリスケーラ、４は第１のカゥンタ、５は第２
のカゥンタ、６は第１のデコーダ、７は第２のデコーダ
である。なお各図中同一符号は同一又は相当部分を示す
ものとする。第ー図第２図 第３図 第４図
ロック結線図、第２図は第１図に示す第２のカウンタの
内部結線の一例を示すブロック結線図、第３図はこの発
明の一実施例を示すブロック結線図、第４図は第３図に
示す第２のカゥンタの内部結線の一例を示すブロック結
線図である。 図において１は信号入力端子、２は信号出力端子、３は
高速可変プリスケーラ、４は第１のカゥンタ、５は第２
のカゥンタ、６は第１のデコーダ、７は第２のデコーダ
である。なお各図中同一符号は同一又は相当部分を示す
ものとする。第ー図第２図 第３図 第４図
Claims (1)
- １ 直列入力端子と直列出力端子と分周比制御信号入力
端子とを有し、上記直列入力端子におけるパルス周波数
に対する上記直列出力端子におけるパルス周波数の分周
比を上記分周比制御信号入力端子から入力する制御信号
に従って制御するプリスケーラ、並列入力端子と並列出
力端子と並列入力イネーブル端子とクロツク入力端子と
カウントイネーブル端子とを有し、上記並列入力端子に
は第１の可変数値Ｐ＿Ｓを表す第１の信号の信号源が接
続され上記クロツク入力端子には上記プリスケーラの出
力端子が接続される第１のカウンタ、この第１のカウン
タの上記並列出力端子の出力を入力して、この入力があ
らかじめ定める第２の数値Ｓの補数を表わすとき、信号
を出力しこの信号出力を上記プリスケーラの分周比制御
信号入力端子と上記第１のカウンタの上記カウントイネ
ーブル端子に入力し、上記プリスケーラの分周比を切換
ると同時に上記第１のカウンタのカウントを停止する第
１のデコーダ、並列入力端子と並列出力端子とクロツク
入力端子と並列入力イネーブル端子とを有し上記並列入
力端子には第３の可変数値Ｐ＿Ｍを表す第２の信号の信
号源が接続され、上記クロツク入力端子には上記プリス
ケーラの出力端子が接続される第２のカウンタ、この第
２のカウンタの並列出力端子の出力を入力してこの入力
があらかじめ定める第４の数値Ｍの補数を表すとき、信
号を出力しこの信号出力を上記第１のカウンタと上記第
２のカウンタの並列入力イネーブル端子に入力し上記第
１のカウンタに、上記第１の可変数値Ｐ＿Ｓをロードし
上記第２のカウンタに上記第３の可変数値Ｐ＿Ｍをロー
ドする第２のデコーダを備え、この第２のデコーダの出
力信号の周波数の上記プリスケーラの直列入力端子にお
けるパルス周波数に対する分周比がＰ＿Ｓ＋Ｓ及びＰ＿
Ｍ＋Ｍによって定められる値になるよう制御することを
特徴とするプログラマブルカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6024078A JPS6013576B2 (ja) | 1978-05-19 | 1978-05-19 | プログラマブルカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6024078A JPS6013576B2 (ja) | 1978-05-19 | 1978-05-19 | プログラマブルカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54151369A JPS54151369A (en) | 1979-11-28 |
| JPS6013576B2 true JPS6013576B2 (ja) | 1985-04-08 |
Family
ID=13136449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6024078A Expired JPS6013576B2 (ja) | 1978-05-19 | 1978-05-19 | プログラマブルカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013576B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57129030A (en) * | 1981-02-04 | 1982-08-10 | Hitachi Ltd | Variable frequency divider |
| JPS6316724U (ja) * | 1986-07-18 | 1988-02-03 |
-
1978
- 1978-05-19 JP JP6024078A patent/JPS6013576B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54151369A (en) | 1979-11-28 |
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