JPS60136253A - Ｃ−ｍｏｓ半導体メモリ - Google Patents
Ｃ−ｍｏｓ半導体メモリInfo
- Publication number
- JPS60136253A JPS60136253A JP58248515A JP24851583A JPS60136253A JP S60136253 A JPS60136253 A JP S60136253A JP 58248515 A JP58248515 A JP 58248515A JP 24851583 A JP24851583 A JP 24851583A JP S60136253 A JPS60136253 A JP S60136253A
- Authority
- JP
- Japan
- Prior art keywords
- well
- memory cell
- memory
- bias
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、自己バイアス回路を利用してメモリセルから
の読出し信号を増大したＣ−ＭＯＳ半導体メモリに関す
る。
の読出し信号を増大したＣ−ＭＯＳ半導体メモリに関す
る。
近時、半導体メモリでは高集積化に伴い、低消費電力化
が望まれ、Ｃ−ＭＯＳを用いた技術が重要視されている
。たとえばスタティックメモリの分野では容量がｌ ５
Ｋｂｉｔ までのメ毛りはＮ−ＭＯＳを用いたものと
、Ｃ−ＭＯＳを用いたものとは略半々であったが、容量
が５４Ｋｂｉｔの世代ではＣ−ＭＯＳ技術が主流となっ
ている。すなわち、大容量化したメモリでは、消費電流
の増大が深刻になり、Ｃ−ＭＯＳ技術を用いたほうが、
特性上も設計技術上もはるかに有利であシ、工程数の複
雑さ等のコスト面の差異もほとんどなくなりつつある。
が望まれ、Ｃ−ＭＯＳを用いた技術が重要視されている
。たとえばスタティックメモリの分野では容量がｌ ５
Ｋｂｉｔ までのメ毛りはＮ−ＭＯＳを用いたものと
、Ｃ−ＭＯＳを用いたものとは略半々であったが、容量
が５４Ｋｂｉｔの世代ではＣ−ＭＯＳ技術が主流となっ
ている。すなわち、大容量化したメモリでは、消費電流
の増大が深刻になり、Ｃ−ＭＯＳ技術を用いたほうが、
特性上も設計技術上もはるかに有利であシ、工程数の複
雑さ等のコスト面の差異もほとんどなくなりつつある。
また、ダイナミックメモリの分野では、現在１
の２５６Ｋｂ＋ｔの世代でｔｌ コヌト重視の点から。
Ｎ−ＭＯＳ技術が主流である。しかしながら、Ｃ−ＭＯ
Ｓ技術によるダイナミックメモリの試作が発表されてい
る。一方，ＮーＭＯＳ技術によるブートストラップ回路
が制圧，信頼性の点から限界に近づいていること、Ｃ
−’Ｍ ０ ８回路の設計の容易性，低消費電力等の利
点が太きいため１ Ｍ ｂｉｔのダイナミックメモリで
はＣ−ＭＯＳ技術を用いたものが主流になると予想され
ている。
Ｓ技術によるダイナミックメモリの試作が発表されてい
る。一方，ＮーＭＯＳ技術によるブートストラップ回路
が制圧，信頼性の点から限界に近づいていること、Ｃ
−’Ｍ ０ ８回路の設計の容易性，低消費電力等の利
点が太きいため１ Ｍ ｂｉｔのダイナミックメモリで
はＣ−ＭＯＳ技術を用いたものが主流になると予想され
ている。
従来、Ｎ−ＭＯ３技術を用いた、特にダイナミックメモ
リでは、基板バイアス回路が広く使用されている。
リでは、基板バイアス回路が広く使用されている。
そして、このような基板バイアス回路を用いることによ
シ、拡散層の接合容量を減らすことができ、まだＭＯＳ
）ランジヌタのしきい値のバックゲートバイアス依存性
を減らすことができる。
シ、拡散層の接合容量を減らすことができ、まだＭＯＳ
）ランジヌタのしきい値のバックゲートバイアス依存性
を減らすことができる。
すなわち、拡散層の接合容量ＣＪ は次の（１）式で与
えらオしる。
えらオしる。
ここで、ｑは電荷素置
ε８１はシリコン基板の誘電率
ＮＡは基板濃度
φＢは接合の組込み電圧
ＶＩＩＢは基板バイアス値
また通常は、φＢさく１７■、ＶＢＢ＝−３ｖ程度であ
るから、基板バイアスを印加することによシ、接合容量
は約６割程度減少し、高速動作。
るから、基板バイアスを印加することによシ、接合容量
は約６割程度減少し、高速動作。
低消費電力化を期待できる。
また、しき−値ＶＴ は次の（２）式で与えられる。
・・・・・（２）
ここで、ｔｏｘはゲート酸化膜厚
φＦは基板の７工ルミ準位
Ｖｓはソース電位
セしてＮ−ＭＯ８回路では、ソース電位Ｖ、は接地電位
（Ｖｓｓ）でないことが多く、このソース電位Ｖｓ の
変動（二よろしきり値■〕 の変化が、しばしば問題と
なる。このような問題の代表的な例として、ダイナミッ
クメモリのセルの読み出し動作がある。
（Ｖｓｓ）でないことが多く、このソース電位Ｖｓ の
変動（二よろしきり値■〕 の変化が、しばしば問題と
なる。このような問題の代表的な例として、ダイナミッ
クメモリのセルの読み出し動作がある。
第１図はダイナミックメモリの１個のセルを示す回路図
、第２図は動作波形図である。すなわち、第１図は１ト
ランジスタ１キヤパシタ型メモリセルの等価回路で、ワ
ード線１の電位ｖＷ を上げてメモリセルの読出しトラ
ンジスタ２のゲート電位を高くして該トランジスタ２を
ット線５へ読み出す。この場合、ワード線１の電位を高
くずふとともにセルの電位、すなわちトランジスタ２の
ソース電位ｖＳが上昇し、（２）式によりしきい値ｖＴ
も高くなるために、第２図に実線で示すようにソース
電位Ｖ・Ｓ、ビット線５の電位ｖＢ は変化する。すな
わち、この場合、第２図に示すように時間とともにソー
ス電位ｖＳ が変化し、それによってトランジスタ２の
しきい値ＶＴ は第３図に実線で示すように次第に高く
なり、それによって、メモリセルの読み出し信号量が減
少することになる。ここで基板バイアスＶＩＩＢを印加
することによってソース電位ｖＳ にゲタをはかせて、
たとえば第２図。
、第２図は動作波形図である。すなわち、第１図は１ト
ランジスタ１キヤパシタ型メモリセルの等価回路で、ワ
ード線１の電位ｖＷ を上げてメモリセルの読出しトラ
ンジスタ２のゲート電位を高くして該トランジスタ２を
ット線５へ読み出す。この場合、ワード線１の電位を高
くずふとともにセルの電位、すなわちトランジスタ２の
ソース電位ｖＳが上昇し、（２）式によりしきい値ｖＴ
も高くなるために、第２図に実線で示すようにソース
電位Ｖ・Ｓ、ビット線５の電位ｖＢ は変化する。すな
わち、この場合、第２図に示すように時間とともにソー
ス電位ｖＳ が変化し、それによってトランジスタ２の
しきい値ＶＴ は第３図に実線で示すように次第に高く
なり、それによって、メモリセルの読み出し信号量が減
少することになる。ここで基板バイアスＶＩＩＢを印加
することによってソース電位ｖＳ にゲタをはかせて、
たとえば第２図。
第３図に破線で示すようにソース電位の変動の影響を小
さくすることができる。
さくすることができる。
ところで基板バイアス回路を用いる場合に電源投入時に
貫通電流を生じ、問題となることがある０丁なわち、電
源投入時は基板バイアスＶｌｌ１１ ＝ ０であり、（
２）式で与えられるしきい値ＶＴ は通常時よりも低く
なる。そして、このしきい値ＶＴ が負になると、回路
の到るところで貫通電流が流れ、極めて好ましくない。
貫通電流を生じ、問題となることがある０丁なわち、電
源投入時は基板バイアスＶｌｌ１１ ＝ ０であり、（
２）式で与えられるしきい値ＶＴ は通常時よりも低く
なる。そして、このしきい値ＶＴ が負になると、回路
の到るところで貫通電流が流れ、極めて好ましくない。
したがって、このような貫通電流を防止するだめには、
前述のＶＴＯ、ｔｏｘ 、’ ＮＡ 等のパラメータ値
に制限を課することになる。特にデバイスにスケーリン
グ則を適用して微細化する場合は、基板濃度ＮＡ を高
くする必要かあり、（２１式によればしきい値ＶＴ の
変動はよシ大きくなる。
前述のＶＴＯ、ｔｏｘ 、’ ＮＡ 等のパラメータ値
に制限を課することになる。特にデバイスにスケーリン
グ則を適用して微細化する場合は、基板濃度ＮＡ を高
くする必要かあり、（２１式によればしきい値ＶＴ の
変動はよシ大きくなる。
ところで、Ｃ−ＭＯＳ技術においては、従来、基板バイ
アス回路は、はとんど用いられていなかった。この理由
はＣ−ＭＯ８回路では、ＭＯＳトランジスタのソース電
位は、はとんどの場合、ｎ型ＭＯＳ ＦＥＴ では接地
電位Ｖ８８ 、 ｐ型Ｍｏ／ＦＥＴでは電源電位Ｖｃｃ
であり、固定電位とされている。このために、ソース電
位の変動によるしきい値ＶＴ の変化はあまシ問題には
ならなかった。さらにこのように基板バイアスを印加す
るためには、基板バイアス発生回路を設けるので、わず
かでも消費電力が増加することは低消費電力を特色とす
るＣ−ＭＯ８回路において極めて不都合なためである。
アス回路は、はとんど用いられていなかった。この理由
はＣ−ＭＯ８回路では、ＭＯＳトランジスタのソース電
位は、はとんどの場合、ｎ型ＭＯＳ ＦＥＴ では接地
電位Ｖ８８ 、 ｐ型Ｍｏ／ＦＥＴでは電源電位Ｖｃｃ
であり、固定電位とされている。このために、ソース電
位の変動によるしきい値ＶＴ の変化はあまシ問題には
ならなかった。さらにこのように基板バイアスを印加す
るためには、基板バイアス発生回路を設けるので、わず
かでも消費電力が増加することは低消費電力を特色とす
るＣ−ＭＯ８回路において極めて不都合なためである。
しかしながらＣ−ＭＯ８技術をダイナミックメモリに応
用する鴨合、メモリセルの読み出し動作等ではソース電
位の変動によるしきい値ＶＴの変化が問題となる。特に
メモリセルをウェル内に形成したものでは、ウェルの不
純物濃度、すなわち、（２）式における基板濃度ＮＡ
が高く、しきい値ＶＴ の変化はよシ大きくなる。
用する鴨合、メモリセルの読み出し動作等ではソース電
位の変動によるしきい値ＶＴの変化が問題となる。特に
メモリセルをウェル内に形成したものでは、ウェルの不
純物濃度、すなわち、（２）式における基板濃度ＮＡ
が高く、しきい値ＶＴ の変化はよシ大きくなる。
本発明は上記の事情に鑑みてなされたもので、Ｃ−ＭＯ
８型メモリにおいて、ウェルバイアスを利用して、しき
い値の変化を少なくシ、接合容量を減少するとともに電
源投入時に貫通電流が流れないようにしだＣ−ＭＯ８半
導体メモリを提供することを目的とするものである。
８型メモリにおいて、ウェルバイアスを利用して、しき
い値の変化を少なくシ、接合容量を減少するとともに電
源投入時に貫通電流が流れないようにしだＣ−ＭＯ８半
導体メモリを提供することを目的とするものである。
すなわち本発明は、Ｃ−ＭＯ８半導体メモリにおいて、
メモリセルの読み出しトランジスタ’にノ含む領域をウ
ェル内に形成し、かっこのウェルの部分にウェルバイア
スを印加することを特徴とするものである。
メモリセルの読み出しトランジスタ’にノ含む領域をウ
ェル内に形成し、かっこのウェルの部分にウェルバイア
スを印加することを特徴とするものである。
以下不発明の〜実施例を第４図に示す１トランジスタ１
キヤパシタ型メモリセルの断面図を参照して詳細に説明
する。蕗４図にｊ、ｉいて１１はｎｍ基板、１２はｎ
ｍ基板１１に形成したＰウェルである。そして、このＰ
ウェル１２の表面に記憶ノード１３を設け、さらにこの
上に熱酸化膜１４を形成する。そして、この熱酸化膜１
４の所定位置にワード線１５．キャパシタ対向電極１６
を設け、さらにこの上に酸化膜１７を形成し、この上に
ピット線１８を設けている。
キヤパシタ型メモリセルの断面図を参照して詳細に説明
する。蕗４図にｊ、ｉいて１１はｎｍ基板、１２はｎ
ｍ基板１１に形成したＰウェルである。そして、このＰ
ウェル１２の表面に記憶ノード１３を設け、さらにこの
上に熱酸化膜１４を形成する。そして、この熱酸化膜１
４の所定位置にワード線１５．キャパシタ対向電極１６
を設け、さらにこの上に酸化膜１７を形成し、この上に
ピット線１８を設けている。
そして、上記Ｐウェル１２にウェルバイアスを印加する
ようにしている。ウェルバイアスを発生する回路は、た
とえば第４図に示すような負電圧発生回路を用いればよ
い。すなわち、リング発振回路１９の発振出力をキャパ
シタ２゜ヲ芥して直列に接続した２個のダイオード２１
゜２２の直列接続点へ与える。そしてダイオード２１の
カソード側の端部を基準電位に接続し、ダイオード２２
のアノード側の端部を、たとえば第３図に示すようなＰ
ウェル１２に接続すれ−ばよい。
ようにしている。ウェルバイアスを発生する回路は、た
とえば第４図に示すような負電圧発生回路を用いればよ
い。すなわち、リング発振回路１９の発振出力をキャパ
シタ２゜ヲ芥して直列に接続した２個のダイオード２１
゜２２の直列接続点へ与える。そしてダイオード２１の
カソード側の端部を基準電位に接続し、ダイオード２２
のアノード側の端部を、たとえば第３図に示すようなＰ
ウェル１２に接続すれ−ばよい。
なお、このようにウェルバイアスを印加する部分はメモ
リセル部だけとし、センスアンプ。
リセル部だけとし、センスアンプ。
出力バッファ等の周辺回路には基板バイアスを印加しな
いようにすれば、電源投入時の貫通電流を防止すること
ができる。
いようにすれば、電源投入時の貫通電流を防止すること
ができる。
このような構成であれば、Ｐウェルとｎ″−拡 く散層
、すなわち、ビット線１８との間の接合容量を低減でき
、この結果、ビット線宕澁を減少することができる。し
たがって、メモリセルからの読み出し信号量を増すこと
ができ、またビット線Ｉ８の充放電電流も減少できる。
、すなわち、ビット線１８との間の接合容量を低減でき
、この結果、ビット線宕澁を減少することができる。し
たがって、メモリセルからの読み出し信号量を増すこと
ができ、またビット線Ｉ８の充放電電流も減少できる。
そしてメモリセルの読み出しトランジスタのソース電位
の変動によるしきい値ＶＴ の変化を少なくでき、第２
図に示すようにメモリセルの読み出し信号量を確保する
ことができる。。
の変動によるしきい値ＶＴ の変化を少なくでき、第２
図に示すようにメモリセルの読み出し信号量を確保する
ことができる。。
さらに、メモリセル部にのみウェルバイアスを印加すれ
ば、電源投入時の貫通電流の問題も生じない。
ば、電源投入時の貫通電流の問題も生じない。
以上のように本発明によれば、Ｃ−ＭＯ８型メモリにお
いて、しきい値の変化を少なくし、接合容量を減少でき
、しかも電源投入時の貫通電流を防止することができ、
大容量化に適し、しかも低消費電力のＣ−Ｍ Ｏ８半１
２体メモリを提供することができる。
いて、しきい値の変化を少なくし、接合容量を減少でき
、しかも電源投入時の貫通電流を防止することができ、
大容量化に適し、しかも低消費電力のＣ−Ｍ Ｏ８半１
２体メモリを提供することができる。
第１区は１トランジスタ１ギ−Ｖパシタ型のダイシミツ
クメモリの１個のセルを示す回路因、第２１図、第３図
は第１図に壓すメモリビルの励作時の電圧変化を示す図
、第４図は本発明の１トランジスタ１キャパシタ型のメ
モリセルの構造を示す断面図、第５図は本発明に用いる
バイアス電源の−・例を示すブロック図である計１１″
゛ｎ型基板、１２・・・Ｐウェル、１９・・記恨ノード
、１４・・・熱酸化膜、１５・・ワード線、１６・・キ
ャパシタ対向電極、１７・・・酸化膜、１８・・ビット
線。 出願人代理人 弁理士 鈴 江 武 豚箱１図 （１ 第２図 １／７ 第３図 第４図 ５ １！ 第５図
クメモリの１個のセルを示す回路因、第２１図、第３図
は第１図に壓すメモリビルの励作時の電圧変化を示す図
、第４図は本発明の１トランジスタ１キャパシタ型のメ
モリセルの構造を示す断面図、第５図は本発明に用いる
バイアス電源の−・例を示すブロック図である計１１″
゛ｎ型基板、１２・・・Ｐウェル、１９・・記恨ノード
、１４・・・熱酸化膜、１５・・ワード線、１６・・キ
ャパシタ対向電極、１７・・・酸化膜、１８・・ビット
線。 出願人代理人 弁理士 鈴 江 武 豚箱１図 （１ 第２図 １／７ 第３図 第４図 ５ １！ 第５図
Claims (2)
- （１） Ｃ−ＭＯＳ型の半導体メモリにおいて、メモリ
セルの読み出し用卜２ンジスタを含む領域をウェル内に
形成し、少なくとも上記ウェル内にウェルバイアスを印
加することを特徴とするＣ＝ＭＯ８半導体メモリ。 - （２） 上記ウェルバイアスは自己バイアスとしたこと
を特徴とするＣ−Ｍ、Ｏ８半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248515A JPS60136253A (ja) | 1983-12-24 | 1983-12-24 | Ｃ−ｍｏｓ半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248515A JPS60136253A (ja) | 1983-12-24 | 1983-12-24 | Ｃ−ｍｏｓ半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136253A true JPS60136253A (ja) | 1985-07-19 |
Family
ID=17179328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248515A Pending JPS60136253A (ja) | 1983-12-24 | 1983-12-24 | Ｃ−ｍｏｓ半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235772A (ja) * | 1986-04-07 | 1987-10-15 | Matsushita Electronics Corp | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427378A (en) * | 1977-08-02 | 1979-03-01 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS54127291A (en) * | 1978-03-27 | 1979-10-03 | Cho Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor ic device |
| JPS57133668A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor memory storage |
-
1983
- 1983-12-24 JP JP58248515A patent/JPS60136253A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427378A (en) * | 1977-08-02 | 1979-03-01 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS54127291A (en) * | 1978-03-27 | 1979-10-03 | Cho Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor ic device |
| JPS57133668A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor memory storage |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235772A (ja) * | 1986-04-07 | 1987-10-15 | Matsushita Electronics Corp | 半導体記憶装置 |
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