JPS60136322A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60136322A JPS60136322A JP58243819A JP24381983A JPS60136322A JP S60136322 A JPS60136322 A JP S60136322A JP 58243819 A JP58243819 A JP 58243819A JP 24381983 A JP24381983 A JP 24381983A JP S60136322 A JPS60136322 A JP S60136322A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- gate circuit
- supply lines
- test signal
- supply line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、ＥＣＬ （エミッタ・カップルド・ロジック）ゲー
トアレイの機能試験に利用して有効な技術に関するもの
である。
ば、ＥＣＬ （エミッタ・カップルド・ロジック）ゲー
トアレイの機能試験に利用して有効な技術に関するもの
である。
従来より個別に論理設計される制御論理回路を規則的に
配列されたゲート回路により構成するというゲートアレ
イ（その代表としてＰＬＡが公知である。）が考えられ
ている。これにより、小品種大量生産を実現するもので
ある。
配列されたゲート回路により構成するというゲートアレ
イ（その代表としてＰＬＡが公知である。）が考えられ
ている。これにより、小品種大量生産を実現するもので
ある。
このようなゲートアレイによって構成された半導体集積
回路装置において、その機能試験を行う場合、その高集
積度（ゲート数の増大）に伴い、膨大なテストパターン
の作成と、そのテスティングに長時間を費やすこととな
ってしまうという問題がある。
回路装置において、その機能試験を行う場合、その高集
積度（ゲート数の増大）に伴い、膨大なテストパターン
の作成と、そのテスティングに長時間を費やすこととな
ってしまうという問題がある。
この発明の目的は、機能試験の簡素化を実現した半導体
集積回路装置を提供することにある。
集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、マトリックス状に配置されたゲート回路に対
し”Ｃ行方向と列方向に一対の電源供給線を配置して論
理ゲート回路における一対の電源供給線からみたインピ
ーダンスの変化を利用して、各内部ゲート回路の論理状
態を直接識別するようにするものである。
し”Ｃ行方向と列方向に一対の電源供給線を配置して論
理ゲート回路における一対の電源供給線からみたインピ
ーダンスの変化を利用して、各内部ゲート回路の論理状
態を直接識別するようにするものである。
〔実施例〕
第１図には、この発明に係る半導体集積回路装置の一実
施例のブロック図が示されている。同図において点線で
囲まれた部分（ＬＳＩ）の各回路素子は、公知の半導体
集積回路の製造技術によって、特に制限されないが、１
個の単結晶シリコンのような半導体基板上において形成
される。
施例のブロック図が示されている。同図において点線で
囲まれた部分（ＬＳＩ）の各回路素子は、公知の半導体
集積回路の製造技術によって、特に制限されないが、１
個の単結晶シリコンのような半導体基板上において形成
される。
この実施例では、ゲートアレイを構成するＥＣＬ（又は
ＣＭＬ・・カレント・モード・ロジック）ゲート回路が
マトリックス状に配置される。この各ゲート回路のうち
、行方向に配置されたゲート回路の一方の電源供給線は
、代表として示されている電源供給線Ｒのように、同じ
行の各ゲート回路に対して共通に接続される。上述のよ
うなＥＣＬゲート回路にあっては、上記電源供給線Ｒは
ゲート回路に対して負の電源電圧−■を供給するもので
ある。
ＣＭＬ・・カレント・モード・ロジック）ゲート回路が
マトリックス状に配置される。この各ゲート回路のうち
、行方向に配置されたゲート回路の一方の電源供給線は
、代表として示されている電源供給線Ｒのように、同じ
行の各ゲート回路に対して共通に接続される。上述のよ
うなＥＣＬゲート回路にあっては、上記電源供給線Ｒは
ゲート回路に対して負の電源電圧−■を供給するもので
ある。
また、各ゲート回路のうち、列方向に配置されたゲート
回路の他方の電源供給線は、代表として示されている電
源供給線Ｃのように、同じ列の各ゲート回路に対して共
通に接続される。上述のようなＥＣＬゲート回路にあっ
ては、上記電源供給線はゲート回路に対して回路の接地
電位を供給する。
回路の他方の電源供給線は、代表として示されている電
源供給線Ｃのように、同じ列の各ゲート回路に対して共
通に接続される。上述のようなＥＣＬゲート回路にあっ
ては、上記電源供給線はゲート回路に対して回路の接地
電位を供給する。
そして、上記列方向の各電源供給線には、特に制限され
ないが、外部端子から供給されたテストクロックφｔに
より順次動作状態にされるテスト信号供給回路ＤＶＩ−
ＤＶ５が設けられる。これらのテスト信号供給回路ＤＶ
Ｉ〜ＤＶ５は、それが選択状態の時には、列方向の電源
供給線に対して回路の接地電位を基準としてゲート回路
の論理動作に影響を与えない程度の微少パルスを供給す
る。一方、非選択状態の時には上記テスト信号供給回路
ＤＶＩ〜ＤＶ５は、はゾ回路の接地電位を供給する。
ないが、外部端子から供給されたテストクロックφｔに
より順次動作状態にされるテスト信号供給回路ＤＶＩ−
ＤＶ５が設けられる。これらのテスト信号供給回路ＤＶ
Ｉ〜ＤＶ５は、それが選択状態の時には、列方向の電源
供給線に対して回路の接地電位を基準としてゲート回路
の論理動作に影響を与えない程度の微少パルスを供給す
る。一方、非選択状態の時には上記テスト信号供給回路
ＤＶＩ〜ＤＶ５は、はゾ回路の接地電位を供給する。
上記行方向の各電源供給線には、上記微少パルスを検出
するセンスアンプＳＡＩ〜ＳＡ４が設けられる。これら
のセンスアンプＳＡＩ〜ＳＡ４は、上記微少パルスの検
出動作の他に、上記各電源供給線に対して上記負の電源
電圧−■を供給するものである。これらのセンスアンプ
ＳＡＩ〜ＳＡ４の出力信号は、シフトレジスタＳＲにパ
ラレルに供給される。このシフトレジスタＳＲは、特に
制限されないが、上記デスｌクロックφｔによりそのシ
フト動作を行い、上記パラレルに受けた各センスアンプ
ＳＡＩ〜ＳＡ４の検出出力を外部端子ＴＳＴからシリア
ルに送出するものである。
するセンスアンプＳＡＩ〜ＳＡ４が設けられる。これら
のセンスアンプＳＡＩ〜ＳＡ４は、上記微少パルスの検
出動作の他に、上記各電源供給線に対して上記負の電源
電圧−■を供給するものである。これらのセンスアンプ
ＳＡＩ〜ＳＡ４の出力信号は、シフトレジスタＳＲにパ
ラレルに供給される。このシフトレジスタＳＲは、特に
制限されないが、上記デスｌクロックφｔによりそのシ
フト動作を行い、上記パラレルに受けた各センスアンプ
ＳＡＩ〜ＳＡ４の検出出力を外部端子ＴＳＴからシリア
ルに送出するものである。
第２図には、上記ゲート回路の具体的一実施例の回路図
が示されている。
が示されている。
ロジックスレッショルド電圧Ｖ ｒｅｆがベースに供給
されたトランジスタＱ４に対して、入力信号がベースに
供給されたトランジスタＱｌ−Ｑ３が差動形態にされる
。また、これらの各トランジスタＱ１〜Ｑ４の共通エミ
ッタと対応する電源供給線Ｒ（行方向）との間には、定
電流源Ｉが設けられる。上記トランジスタＱ１〜Ｑ３の
共通化されたコレクタ及びトランジスタＱ４のコレクタ
と上記電源供給線Ｃとの間には、それぞれ負荷抵抗Ｒ１
、Ｒ２が設けられる。そして、特に制限されないが、ノ
ア（ＮＯＲ）ゲート回路を構成する場合、上記トランジ
スタＱ１〜Ｑ３の共通化されたコレクタ出力信号は、エ
ミッタフォロワ出力トランジスタＱ５のベースに供給さ
れる。このトランジスタＱ５のエミッタと上記電源供給
線Ｒとの間には、負荷抵抗Ｒ３が設けられる。
されたトランジスタＱ４に対して、入力信号がベースに
供給されたトランジスタＱｌ−Ｑ３が差動形態にされる
。また、これらの各トランジスタＱ１〜Ｑ４の共通エミ
ッタと対応する電源供給線Ｒ（行方向）との間には、定
電流源Ｉが設けられる。上記トランジスタＱ１〜Ｑ３の
共通化されたコレクタ及びトランジスタＱ４のコレクタ
と上記電源供給線Ｃとの間には、それぞれ負荷抵抗Ｒ１
、Ｒ２が設けられる。そして、特に制限されないが、ノ
ア（ＮＯＲ）ゲート回路を構成する場合、上記トランジ
スタＱ１〜Ｑ３の共通化されたコレクタ出力信号は、エ
ミッタフォロワ出力トランジスタＱ５のベースに供給さ
れる。このトランジスタＱ５のエミッタと上記電源供給
線Ｒとの間には、負荷抵抗Ｒ３が設けられる。
このようなＥＣＬゲート回路にあっては、差動トランジ
スタ回路は、定電流源Ｉが設けられているので、一対の
電源供給線Ｃ，Ｒからみたインピーダンスが高インピー
ダンスとなっている。したがって、トランジスタＱｌ−
Ｑ３が全てオフ状態のときと、いずれか１つのトランジ
スタがオン状態のときとでは出力トランジスタＱ５のベ
ース電位が変化するので、上記一対の電源供給線Ｃ，Ｒ
からみたインピーダンスがこれに応じて変化するものと
なる。このことを利用して、上記第１図に示した各ゲー
ト回路の論理状態を判定するものである。
スタ回路は、定電流源Ｉが設けられているので、一対の
電源供給線Ｃ，Ｒからみたインピーダンスが高インピー
ダンスとなっている。したがって、トランジスタＱｌ−
Ｑ３が全てオフ状態のときと、いずれか１つのトランジ
スタがオン状態のときとでは出力トランジスタＱ５のベ
ース電位が変化するので、上記一対の電源供給線Ｃ，Ｒ
からみたインピーダンスがこれに応じて変化するものと
なる。このことを利用して、上記第１図に示した各ゲー
ト回路の論理状態を判定するものである。
すなわち、上記テスト信号供給回路ＤＶＩ〜Ｄ■５を順
次選択状態として、列方向の電源供給線Ｃに対して順次
微少パルス信号を供給する。上記のようにそのベース電
位がハイレベルとなっているゲート回路では、その出力
トランジスタのコレクタ、エミッタを通して微少パルス
が行方向の電源供給線Ｒに現れる。また、上記のように
そのベース電位がロウレベルとなっているゲート回路で
は、その出力トランジスタのコレクタ、エミッタ間の比
較的大きなインピーダンスによって上記コレクタ側から
供給された微少パルスが行方向の電源供給線Ｒに現れな
い。
次選択状態として、列方向の電源供給線Ｃに対して順次
微少パルス信号を供給する。上記のようにそのベース電
位がハイレベルとなっているゲート回路では、その出力
トランジスタのコレクタ、エミッタを通して微少パルス
が行方向の電源供給線Ｒに現れる。また、上記のように
そのベース電位がロウレベルとなっているゲート回路で
は、その出力トランジスタのコレクタ、エミッタ間の比
較的大きなインピーダンスによって上記コレクタ側から
供給された微少パルスが行方向の電源供給線Ｒに現れな
い。
上Ｅｆｉ＆少パルスの有無を各センスアンプＳＡＩ〜Ｓ
Ａ４が識別して、その識別出力をシフトレジスタＳＲに
伝える。そして、各センスアンプ５Ａ１−３Ａ４の識別
出力は、外部端子ＴＳＴからシリアルに出力されるので
、各ゲート回路の論理状態を直接判定することができる
。
Ａ４が識別して、その識別出力をシフトレジスタＳＲに
伝える。そして、各センスアンプ５Ａ１−３Ａ４の識別
出力は、外部端子ＴＳＴからシリアルに出力されるので
、各ゲート回路の論理状態を直接判定することができる
。
＋１１マトリツクス状に配置されたゲート回路に対して
行方向と列方向に一対の電源供給線を配置して論理ゲー
ト回路における一対の電源供給線のうち、一方からテス
ト用の微少信号を供給して他方へのリークの有無を識別
することによって各内部ゲート回路の論理状態を直接判
定することができる。
行方向と列方向に一対の電源供給線を配置して論理ゲー
ト回路における一対の電源供給線のうち、一方からテス
ト用の微少信号を供給して他方へのリークの有無を識別
することによって各内部ゲート回路の論理状態を直接判
定することができる。
これによっ”Ｃ１少ないテストパターンにより機能試験
を行うことができるという効果が得られる。
を行うことができるという効果が得られる。
＋２）マトリラス状に配置された各ゲート回路を列方向
に順次スキャンさせてテスト用の微少信号を供給すると
ともに、それに対する各ゲート回路の論理状態の識別信
号をパラレル／シリアル変換することによって、上記微
少信号の有無を識別する回路の共通化が図られるから、
テスト用回路の簡素化を図ることができるという効果が
得られる。
に順次スキャンさせてテスト用の微少信号を供給すると
ともに、それに対する各ゲート回路の論理状態の識別信
号をパラレル／シリアル変換することによって、上記微
少信号の有無を識別する回路の共通化が図られるから、
テスト用回路の簡素化を図ることができるという効果が
得られる。
（３）上記（２）により、内部ゲート回路の論理状態を
出力するための外部端子が１個で構成できるという効果
が得られる。
出力するための外部端子が１個で構成できるという効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。上記ゲート回路は、そ
の論理状態が一対の電源供給線からみたインピーダンス
が変化するものであれば何であってもよい。また、上記
テスト用の微少信号を発生させる■路とその識別を行う
回路の具体的回路構成は、種々の実施形態を採ることが
できるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。上記ゲート回路は、そ
の論理状態が一対の電源供給線からみたインピーダンス
が変化するものであれば何であってもよい。また、上記
テスト用の微少信号を発生させる■路とその識別を行う
回路の具体的回路構成は、種々の実施形態を採ることが
できるものである。
この発明は、その一対の電源供給線がらみたインピーダ
ンスがその論理状態によって変化する論理ゲート回路を
用い、制御論理回路がアレイ構造とされた半導体集積回
路装置に広（利用できる。
ンスがその論理状態によって変化する論理ゲート回路を
用い、制御論理回路がアレイ構造とされた半導体集積回
路装置に広（利用できる。
ｖ！Ｊ面のｗｒ１車な説明
第１図は、この発明に係る半導体集積回路装置の一実施
例を示すブロック図、 第２図は、そのゲート回路の一実施例を示す回路図であ
る。
例を示すブロック図、 第２図は、そのゲート回路の一実施例を示す回路図であ
る。
Claims (1)
- 【特許請求の範囲】 １、マトリックス状に配置され、その論理状態が一対の
電源供給線からみたインピーダンスによって識別するこ
とができるゲート回路と、同じ行に配置されたゲート回
路に対して共通に電源供給を行う一方の電源供給線と、
同じ列に配置されたゲート回路に対して共通に電源供給
を行う他方の電源供給線と、上記一方の電源供給線から
上記ゲート回路の論理動作に対して影響を与えない信号
を選択的に供給するテスト信号供給回路と、上記他方の
電源供給線から上記テスト信号を検出するテスト信号受
信回路とを含むことを特徴とする半導体集積回路装置。 ２、上記テスト信号受信回路は、他方の各電源供給線に
おける検出されたテスト信号をパラレル／シリアル変換
するシフトレジスタを含むものであることを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記ゲート回路は、ＥＣＬ （又はＣＭＬンゲート
回路であることを特徴とする特許請求の範囲第１又は第
２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243819A JPS60136322A (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243819A JPS60136322A (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136322A true JPS60136322A (ja) | 1985-07-19 |
Family
ID=17109396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243819A Pending JPS60136322A (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05162835A (ja) * | 1990-12-27 | 1993-06-29 | Dynamic Conveyor Corp | モジュール式コンベア |
-
1983
- 1983-12-26 JP JP58243819A patent/JPS60136322A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05162835A (ja) * | 1990-12-27 | 1993-06-29 | Dynamic Conveyor Corp | モジュール式コンベア |
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