JPS60136344A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60136344A JPS60136344A JP58244046A JP24404683A JPS60136344A JP S60136344 A JPS60136344 A JP S60136344A JP 58244046 A JP58244046 A JP 58244046A JP 24404683 A JP24404683 A JP 24404683A JP S60136344 A JPS60136344 A JP S60136344A
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- Japan
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- semiconductor device
- concavity
- thickness
- package substrate
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
本発明は、半導体装置の小型化に通用して有効な技術に
関するものである。
関するものである。
[背景技術]
電子機器の多機能化等の要請に伴い、実装基板に高密度
で実装することができる小型パッケージからなる半導体
装置の需要はまずます強くなってくると思われる。
で実装することができる小型パッケージからなる半導体
装置の需要はまずます強くなってくると思われる。
しかしながら、セラミックパッケージからなる半導体装
置においては、以下に示すような理由等により、パンケ
ージの小型化は困難であることが本発明者等により明ら
かにされた。
置においては、以下に示すような理由等により、パンケ
ージの小型化は困難であることが本発明者等により明ら
かにされた。
第1図は、通常使用されているチップキャリア型半導体
装置を断面図で示したもので、パッケージはセラミック
基板1とセラミックキャップ2とを低融点ガラス3で気
密封止して製造されるものである。このパッケージの内
部には、キャビティ底部のベレット取付部にペレット4
が金−シリコン共晶等のろう材5で取り付けられており
、さらに、該ペレットのボンデイングパソドと内部リー
ドであるメタライズ層6とがワイヤ7で電気的に接続さ
れているものである。
装置を断面図で示したもので、パッケージはセラミック
基板1とセラミックキャップ2とを低融点ガラス3で気
密封止して製造されるものである。このパッケージの内
部には、キャビティ底部のベレット取付部にペレット4
が金−シリコン共晶等のろう材5で取り付けられており
、さらに、該ペレットのボンデイングパソドと内部リー
ドであるメタライズ層6とがワイヤ7で電気的に接続さ
れているものである。
第1図に示す半導体装置は、メタライズN6がペレット
4の上面より高い位置に形成されているため、ペレット
4の周囲には高い壁が形成された構造になっている(特
開昭52−84972号公報ン 。
4の上面より高い位置に形成されているため、ペレット
4の周囲には高い壁が形成された構造になっている(特
開昭52−84972号公報ン 。
ところで、グイボンディングはコレットと呼ばれる保持
具の先端にペレット4を水平に保持したまま、金が被着
されているキャビティ底部にペレット裏面を接触させ、
その後加圧した状態でこずりつける操作であるスクラビ
ングをすることにより達成される。
具の先端にペレット4を水平に保持したまま、金が被着
されているキャビティ底部にペレット裏面を接触させ、
その後加圧した状態でこずりつける操作であるスクラビ
ングをすることにより達成される。
それ故、前記半導体装置では、ペレット4とその周囲の
壁との間に、少なくともコレットの先端部の厚さとスク
ラビングするに必要な寸法の両者の和に相当する間隔を
確保する必要がある。
壁との間に、少なくともコレットの先端部の厚さとスク
ラビングするに必要な寸法の両者の和に相当する間隔を
確保する必要がある。
一方、他の半導体装置(図示せず)である内部リードの
メタライズ層6をキャビティ底部に一致させた構造のパ
ンケージからなるものにあっては、前記半導体装置のよ
うな問題はないが、パンケージを気密封止する場合等の
ように高温に加熱処理すると、ぺし7)の固定に用いて
いる金−シリコン共晶等のろう材5が流れ出し、メタラ
イズ層6に接触し、リーク等の問題を生じることがある
。
メタライズ層6をキャビティ底部に一致させた構造のパ
ンケージからなるものにあっては、前記半導体装置のよ
うな問題はないが、パンケージを気密封止する場合等の
ように高温に加熱処理すると、ぺし7)の固定に用いて
いる金−シリコン共晶等のろう材5が流れ出し、メタラ
イズ層6に接触し、リーク等の問題を生じることがある
。
そのため、メタライズ層とペレットの取り付は位置の高
さを一致せしめた構造にしても、キャビティ中を狭くす
るには限度があり、結局、パッケージを小型にすること
は困難である。
さを一致せしめた構造にしても、キャビティ中を狭くす
るには限度があり、結局、パッケージを小型にすること
は困難である。
し発明の目的]
本発明の目的は、セラミックパッケージからなる半導体
装置の小型化および信頼性向上を可能にする技術を提供
することにある。
装置の小型化および信頼性向上を可能にする技術を提供
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面がら明らかになるであろう
。
明細書の記述および添付図面がら明らかになるであろう
。
[発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、パッケージ基板のペレット取付部をろう材の
厚さよりも深い寸法の深さからなる凹部で形成すること
により、内部リード面の位置をペレット上面より低く形
成せしめ、さらにグイボンディング作業時の所要スペー
スを減少せしめることにより、パッケージの小型化を達
成するものである。
厚さよりも深い寸法の深さからなる凹部で形成すること
により、内部リード面の位置をペレット上面より低く形
成せしめ、さらにグイボンディング作業時の所要スペー
スを減少せしめることにより、パッケージの小型化を達
成するものである。
[実施例]
第2図は、本発明による一実施例であるいわゆるチップ
キャリア型半導体装置を、その断面図で示したものであ
る。
キャリア型半導体装置を、その断面図で示したものであ
る。
本実施例による半導体装置は、セラミックのパッケージ
基板1のキャビティ底部に設けたくぼみ8からなるベレ
ット取付部にペレット4をろう材5で取り付け、該ペレ
ット4のボンデイングバソド9と内部リードのメタライ
ズl1i6とをワイヤでボンディングした後、キャップ
2で低融点ガラス3を介して気密封止してなるものであ
る。
基板1のキャビティ底部に設けたくぼみ8からなるベレ
ット取付部にペレット4をろう材5で取り付け、該ペレ
ット4のボンデイングバソド9と内部リードのメタライ
ズl1i6とをワイヤでボンディングした後、キャップ
2で低融点ガラス3を介して気密封止してなるものであ
る。
なお、この半導体装置は、内部リードのメタライズ層6
と連続してパッケージ裏面に形成されている外部端子の
メタライズ層6aを介してプリント基板等に実装される
ものである。
と連続してパッケージ裏面に形成されている外部端子の
メタライズ層6aを介してプリント基板等に実装される
ものである。
前記のキャビティ底部に設けたくぼみ8は、その深さが
ペレット4の厚さよりも小さく、ろう材5のパンケージ
基板1の表面からの厚さくパンケージ基板1とペレット
4との距離)よりも深い寸法で、かつその中をグイボン
ディング時のスクラビングに必要な隙間10をペレット
4の中に加えた寸法でくぼみの側壁をペレット側面に近
接させて形成し、さらにその底部を平坦に形成したもの
である。
ペレット4の厚さよりも小さく、ろう材5のパンケージ
基板1の表面からの厚さくパンケージ基板1とペレット
4との距離)よりも深い寸法で、かつその中をグイボン
ディング時のスクラビングに必要な隙間10をペレット
4の中に加えた寸法でくぼみの側壁をペレット側面に近
接させて形成し、さらにその底部を平坦に形成したもの
である。
本実施例の半導体装置は、ペレット4の周囲に形成され
るメタライズ層6をその上面に有する迫出し部の側壁1
1を、第2図に示すようにペレット4に近接した構造に
しても、ペレット4の上部がメタライズ層6の上方に位
置しているので、コレットで該ペレット4を確実に保持
することができ、かつその状態でスクラビングも可能で
あることから、グイボンディングも十分に行うことがで
きるものである。
るメタライズ層6をその上面に有する迫出し部の側壁1
1を、第2図に示すようにペレット4に近接した構造に
しても、ペレット4の上部がメタライズ層6の上方に位
置しているので、コレットで該ペレット4を確実に保持
することができ、かつその状態でスクラビングも可能で
あることから、グイボンディングも十分に行うことがで
きるものである。
以上のように、本実施例の半導体装置に適用するパッケ
ージを前記の如き構造にするごとにより、第1図と比較
しても明らかなように、パンケージの中および高さの双
方を大巾に削減することができるので、同一大のペレッ
ト4を搭載しても極めて小型の半導体装置を提供するこ
とができる。
ージを前記の如き構造にするごとにより、第1図と比較
しても明らかなように、パンケージの中および高さの双
方を大巾に削減することができるので、同一大のペレッ
ト4を搭載しても極めて小型の半導体装置を提供するこ
とができる。
それ故、薄型で高密度に実装することができる半導体装
置を提供できるものである。
置を提供できるものである。
[効果]
(1)、セラミックからなるパッケージ基板のペレット
取付部を搭載するペレットの厚さより小さく、ろう材の
厚さよりも深い寸法からなるくぼみで形成することによ
り、内部リードであるメタライズ層をペレット上面より
低い位置に形成することができるので、パンケージを薄
型にすることができる。
取付部を搭載するペレットの厚さより小さく、ろう材の
厚さよりも深い寸法からなるくぼみで形成することによ
り、内部リードであるメタライズ層をペレット上面より
低い位置に形成することができるので、パンケージを薄
型にすることができる。
(2)、前記filにより、ペレット周囲のパッケージ
壁にコレットが触れることなくダイボンディングするこ
とができるので、ペレット中にスクラビングに必要な寸
法を加えた巾でペレット取付部を形成することができる
。
壁にコレットが触れることなくダイボンディングするこ
とができるので、ペレット中にスクラビングに必要な寸
法を加えた巾でペレット取付部を形成することができる
。
(3)、前記(2)により、パッケージ1Jを小さくす
ることができる。
ることができる。
(4)、前記(11と(3)により、薄型でかつ高密度
実装可能な半導体装置を提供することができる。
実装可能な半導体装置を提供することができる。
(5)、前記(4)による半導体装置を使用することに
より、演算速度を向上させた電子機器を提供することが
できる。
より、演算速度を向上させた電子機器を提供することが
できる。
(6)、前記(2)により、ワイヤボンディング距離を
短縮することができるので、生産能率を向上させること
ができる。
短縮することができるので、生産能率を向上させること
ができる。
(7)、前記(6)により、ワイヤ使用量を減らすこと
ができるので、コスト低減を達成することができる。
ができるので、コスト低減を達成することができる。
(8)、前記(2)により、加熱時にペレット付けに使
用しているろう材が溶融しても、くぼみが設けであるた
め融出を防止することができるので、半導体装置の信頼
性向上を達成することができる。
用しているろう材が溶融しても、くぼみが設けであるた
め融出を防止することができるので、半導体装置の信頼
性向上を達成することができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、ペレット取付部であるくぼみは、その壁をペ
レットに近接させて設けたものに限るものでなく、パン
ケージの薄型化を目的として、くぼみを任意の巾で設け
たものであってよいことはいうまでもない。また、一つ
の基板上に複数のペレットを実装してもよいことは勿論
である。この場合、各ペレットに対応してくぼみを設け
、ろう材が流れ出さないようにすればよい。
レットに近接させて設けたものに限るものでなく、パン
ケージの薄型化を目的として、くぼみを任意の巾で設け
たものであってよいことはいうまでもない。また、一つ
の基板上に複数のペレットを実装してもよいことは勿論
である。この場合、各ペレットに対応してくぼみを設け
、ろう材が流れ出さないようにすればよい。
[利用分野]
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるセラミックパッケー
ジからなるチップキャリア型半導体装置に適用した場合
について説明したが、それに限定されるものではなく、
たとえば、サーディンプ型等のセラミックパッケージか
らなる半導体装置あるいはパッケージの基板がセラミッ
ク以外のもの、たとえばエポキシ樹脂、ガラス−エポキ
シ樹脂、またはポリイミド樹脂等のプラスチックからな
る半導体装置等、如何なる半導体装置にも適用できる発
明である。
をその背景となった利用分野であるセラミックパッケー
ジからなるチップキャリア型半導体装置に適用した場合
について説明したが、それに限定されるものではなく、
たとえば、サーディンプ型等のセラミックパッケージか
らなる半導体装置あるいはパッケージの基板がセラミッ
ク以外のもの、たとえばエポキシ樹脂、ガラス−エポキ
シ樹脂、またはポリイミド樹脂等のプラスチックからな
る半導体装置等、如何なる半導体装置にも適用できる発
明である。
第1図は、背景技術を説明するための半導体装置の断面
図、 第2図は、本発明による一実施例である半導体装置の断
面図である。 l・・・パンケージ基板、2・・・キャップ、3・・・
低融点ガラス、4・・・ペレット、5・・・ろう材、6
,6a・・・メタライズ層、7・・・ワイヤ、8・・・
くぼみ、9・・・ボンディングバンド、10・・・隙間
、11・・・側壁。 第1頁の続き @発明者大塚 寛治 0発 明 者 関 正 俊 @発 明 者 奥 谷 謙 小平市上水本町145幡地 株式会社日立製作所デバイ
ス開発センタ内 小平市上水木町145@地 株式会社日立製作所デバイ
ス開発センタ内 小平市上水木町145幡地 株式会社日立製作所デバイ
ス開発センタ内
図、 第2図は、本発明による一実施例である半導体装置の断
面図である。 l・・・パンケージ基板、2・・・キャップ、3・・・
低融点ガラス、4・・・ペレット、5・・・ろう材、6
,6a・・・メタライズ層、7・・・ワイヤ、8・・・
くぼみ、9・・・ボンディングバンド、10・・・隙間
、11・・・側壁。 第1頁の続き @発明者大塚 寛治 0発 明 者 関 正 俊 @発 明 者 奥 谷 謙 小平市上水本町145幡地 株式会社日立製作所デバイ
ス開発センタ内 小平市上水木町145@地 株式会社日立製作所デバイ
ス開発センタ内 小平市上水木町145幡地 株式会社日立製作所デバイ
ス開発センタ内
Claims (1)
- 【特許請求の範囲】 1、セラミックパッケージからなる半導体装置において
、パンケージ基板のペレット取付部がペレットのjvさ
より小さい寸法の深さからなるくぼみで形成されている
ことを特徴とする半導体装置。 2、くぼみの(餌壁がペレット側面に近接して形成され
ていることを特徴とする特許請求の範囲第1項記載の半
導体装置。 3、くぼみの深さがペレットを基板に取り付けるための
ろう材の厚さよりも大きいことを特徴とする特許請求の
範囲第1項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244046A JPS60136344A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244046A JPS60136344A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136344A true JPS60136344A (ja) | 1985-07-19 |
Family
ID=17112913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244046A Pending JPS60136344A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136344A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949136A (en) * | 1995-10-31 | 1999-09-07 | Hewlett-Packard Company | High performance debug I/O |
| US6137170A (en) * | 1996-08-20 | 2000-10-24 | Nec Corporation | Mount for semiconductor device |
| CN100378050C (zh) * | 2001-12-28 | 2008-04-02 | 三菱化学株式会社 | 汽相催化氧化方法 |
-
1983
- 1983-12-26 JP JP58244046A patent/JPS60136344A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949136A (en) * | 1995-10-31 | 1999-09-07 | Hewlett-Packard Company | High performance debug I/O |
| US6010915A (en) * | 1995-10-31 | 2000-01-04 | Hewlett-Packard Company | High performance debug I/O |
| US6137170A (en) * | 1996-08-20 | 2000-10-24 | Nec Corporation | Mount for semiconductor device |
| CN100378050C (zh) * | 2001-12-28 | 2008-04-02 | 三菱化学株式会社 | 汽相催化氧化方法 |
| US7528281B2 (en) | 2001-12-28 | 2009-05-05 | Mitsubishi Chemical Corporation | Method for vapor phase catalytic oxidation |
| US7667072B2 (en) | 2001-12-28 | 2010-02-23 | Mitsubishi Chemical Corporation | Method for vapor phase catalytic oxidation |
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