JPS60136841A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、それぞれ独立に動作可能な複数のパンクから
構成される装置 続され，前記パンクの１つに，あるいは前記パンクの２
つに同時に，アクセスを行なうことができる記憶制御装
置と，前記記憶装置をアクセスするため，前記記憶制御
装置に対し１つ以上のパンクに対する要求を発生する１
つ以上の処理装置とを有するシステムにおける前記記憶
制御装置に関し。

特にある周期内に複数パンクをアクセスする時のパンク
使用状態管理に関する。

〔従来技術〕

近年，データ処理の分野において，処理装置の性能向上
とともに，それに見合った記憶装置のスルーグツト向上
への要求が高まっている。半導体素子の進歩によシ記憶
装置の記憶容量は年々増加してきているが２スループツ
ト向上の為のサイクルタイムの改善はあｔ，ｂなされて
ぃガい。

従来，記憶装置のスルーノットを向上させる為には，多
重バイト構成にょシ同時に読み／書き出来るデータ量を
増加させる方法や，多重パンク構成により記憶装置を独
立に動作可能な複数のパンクに分割し見かけのサイクル
タイムを小さくシ。

更にインクリーピングによるアクセスで並列動作パンク
をふやす方法々どがとられ，処理装置に必要なスルーグ
ツトを確保してきた。多重バンク構成における各パンク
の使用状態の管理は，従来。

バンク数が少ない時には各パンクからビジー侶号を直接
受はビジーでないパンクへアクセスをする方法や，多少
バンク数が増加した場合にはパンクと１対１に対応する
ようにビジーフリップフロツノを持ち，該フリップフロ
ツノをアクセス時にセットしパンクサイクル時間後にこ
れをリセッ１・シ。

このビジーフリップフロツノの状態でパンクアクセスを
制御してきた。しかしこの様な方法では。

複数パンク同時アクセス可能でかつバンク数が非常に多
い高いスルーグツトを持つ記憶装置を実現しようとした
場合，前記パンクビジー管理が複Ｍｌｉ　−でかつ金物
量としても大きなものになるという欠点があった。

〔発明の目的〕

本発明の目的は，非常に多くのパンクを有する記憶装置
の各パンクの使用状態（ビジ−）管理を行なう時、ビジ
ーチェック周期を設定し、該周期内でアクセスすべき１
つ以上のパンクの組のパンクビジー情報を１つとして扱
い、各周期で異なるバンク数にアクセスした場合でも、
要求パンクの組とビジー登録中の複数のパンクの組との
重カシを検出する手段を設けることによシ、単純かつ少
ない金物量で多くのパンクのビジー管理を可能にし、上
記欠点を除去した高いスルーグツトを持つ記憶制御装置
を提供することにある。

〔発明の構成〕

本発明によれば。

それぞれ独立に動作可能な複数のパンクから構成される
装置 該記憶装置に接続され，前記パンクの１つに。

あるいは前記パンクの２つ以上に同時に，アクセスを行
なうことができる記憶制御装置と。

前記記憶装置をアクセスするため，前記記憶制御装置に
対し１つ以上のパンクに対する要求を発生する１つ以上
の処理装置とを有するシステムにおける前記記憶制御装
置において。

予め定めた周期で前記要求で必要とＪ〜るパンクから前
記１周期内で処理すべきパンクを決定し。

パンク番号情報とパンク数情報を出力する要求処理回路
と。

前記アクセスにより各周期１Ｕに使用状態として扱われ
る使用パンク情報を前記バンク番号情報とパンク数情報
で登録し，使用状態のパンクに該パンクのパンクサイク
ル時間内に再びアクセスがないよう登録期間を保証する
だけの前記周期とパンクサイクル時間とから決められた
数からなるバンク登録レジスタと。

前記バンク登録レジスタの各出力に接続され。

前記要求処理回路からの要求パンク情報を共通人力とし
，前記各バンク登録レジスタに登録中の使用状態パンク
情報と要求パンク情報とにより同一パンクが存在するか
否かを個々に検出する，前記パンク登録レジスタと同数
のパンク検出回路と。

前記パンク検出回路のすべての検出結果により。

前記記憶装置に対するアクセスを制御するアクセス制御
回路とを備え。

予め定めた周期毎に，該周期内に処理すべき全パンクに
ついて該パンクが使用状態であるか否かをパンク番号情
報とパンク数情報を基に検出し。

該パンクがすべて使用状態でない時に該パンクに対する
アクセスを行なうとともに，該パンク情報を前記パンク
登録レジスタの１つに登録することを特徴とする記憶制
御装置が得られる。

〔実施例〕

次に本発明の実施例について図面を参照して詳細に説明
する。

第１図は本発明の一実施例のデータ処理システムの構成
を示すブロック図である。演算処理装置１は，他の演算
処理装置２及び入出力処理装置３と記憶装置５を共有し
て，データ処理を行なう。

演算処理装置１は，記憶装置５へデータアクセスを行な
うのに，インタフェース１０１を使って記憶制御装置４
に要求を送る。インタフェース１０１ハ毎マシンサイク
ル１語のデータ転送ができる能力を持っている。また、
インタフェース１０２は毎マシンサイクル２語，インタ
フェース１０３は２マシンサイクルに１語の転送能力を
もつ。記憶装置５は，内部にそれぞれ並列動作可能な３
２個のパンクを持ち，４つのアクセスパス１０４〜１０
７で記憶制御装置４に接続されている。各アクセスパス
１０４〜１０７は第１図に示す様に，対応ずるユニット
５−１〜５−４内のそれぞれ８パンクをアクセスできる
。各パス１０４〜１０７は２マシンサイクルで１語の転
送能力をもち，各パンクは９マシンサイクルのバンクサ
イクル時間を必要とする。各パンクは１語×ｎで構成さ
れ，記憶装置５での番地付けはパンク番号順に割付けら
れており，各パンクには３２語境界での番地が与えられ
，パンクの選択は３２語境界内の語の番地で行なわれる
。前記複数の要求元から出された記憶装置５へのアクセ
スは，インタフェース１０１〜１０３で記憶制御装置４
に通知され，記憶制御装置４で要求の種類及び要求番地
から，記憶装置５のどのパンクを同時に何個どのパスを
用いてアクセスすべきかが判定され，該必要パンクの使
用状態（ビジー）検査が行なわれる。今，演算処理装置
１から８語のブロック読出し要求が来た場合には、イン
タフェース１０１が１マシンサイクル１語の転送能力で
あるのに対し、４本のインタフェース１０４〜１０７は
それぞれ２マシンサイクルに１語の転送能力なので、記
憶制御装置４は記憶装置５に対し、２マシンサイクルに
２つのパンクの割合で４回アクセスし、記憶装置５から
の２マシンサイクル毎に２語送られてくるデータを毎マ
シンサイクル１語ずつ８回返せば良いことが分かる。

同様に演算処理装置２からの８語のブロック読出し要求
の場合は、インタフェース１０２が毎マシンサイクル２
語の転送能力を持つため、記憶制御装置４は、記憶装置
５には２マシンサイクル毎に同時に４バンクの割合で２
回アクセスし、２マシンサイクル毎の４語のデータを毎
マシンサイクル２語返せば良いことが分かる。又、要求
元からの１語ずつの要求に対しては、２マシンサイクル
で１語の処理を行なう。この様に要求元と要求の種類に
よって同時に処理すべきバンク数が決められ同時に１個
又は複数個のパンクについてパンクビジーを検査する必
要があり、かつそのタイミングは本実施例の場合２マシ
ンサイクルに１回の割合で行なえば良い。まだ上記プロ
、り読出しの場合。

同時にアクセスするパンクは、プロ、クアドレスが８語
境界にあることからパンク番号０，８゜１６．２４から
の連続する２個又は４個毎となる。

第２図は記憶制御装置４の本発明に係る部分のブロック
図である。また、第３図は第２図の各部の動作を説明す
る為のタイミングチャー１・である。

第３図は、演算処理装置１からＯ〜７バンク内データに
対するブロック読出し要求があり、演算処理装置２から
２４〜３１パンク内データに対するブロック読出し要求
があシ、その後、入出力処理装置３からパンク７へと演
算処理装置１からパンク２５への１語の書込み要求があ
り、つづいて演算処理装置２からのパンクＯ〜７に対す
るプロ。

り読出しがあった場合のタイミングを示したものである
。（第３図のＴは説明の為マゾンザイクルに番号付けを
したものである。）以下、第２図の各部の動作を第３図
をも参照して説明する。

インクフェース１０１で記憶制御装置４に送られてきた
ブロック読出し要求は要求受付回路１０でバイト０から
（即ち、　Ａ＝Ｏ）ザイクル当り２パンクずつ（即ち、
Ｍ＝２）パンクピッ−チェックをする様に判定され、出
力１１１でチェックレジスタ１１にＭ＝２　、　Ａ＝０
　（パンク０と１を示す）がタイミング出力０でセット
される。該チェックレジスタ１１の出力１１３はビジー
チェックの為に比較回路３１〜３４に入力される。タイ
ミングＴ＝０及びＴ＝１では使用中のパンクが無いので
、全てのバンク登録レジスタ２１〜２４の・ぐンク数情
報Ｎ１〜Ｎ４にはＯが登録されている。

従って、比較回路２１〜２４の出力１４１〜１４４には
一致信号は出ない。該出力１４１〜１４４は記憶アクセ
ス回路１２に入力され、記憶アクセス回路１２は２前記
出力１４１〜１４４がいずれも一致を検出していないこ
とから、該パンク０と１が未使用状態でおることが分か
る。そこで、記憶アクセス回路１２は、タイミング出力
１１０（本実施例では、奇数番号タイミングＴ＝１　、
３　、５　。

・・・で発生）が出ているタイミングＴ＝１で、出力１
１４により受付要求回路１０に、該／ＳＳツク対する要
求を記憶装置５に出せることを通知する。

記憶アクセス回路１２は、要求受付回路１Ｏからの番地
情報（バンク内アドレス）１】２と・くンク情報１１３
を使って次のタイミングＴ＝２及びＴ＝３でパス１０４
．１０５を用いて該ｉＺンク０と１に読出し要求を送る
。登録制御回路１３は、タイミング出力１１０が出る毎
に４本の出力１２１〜１２４を順番に出すことにより登
録レジスタ２１〜２４をそれぞれ８マシンサイクル毎に
更新する。登録レジスタ２１〜２４のストローブ入力１
、２１〜１２４は前記通知１１４が有る時には出力１１
３で入力されるチェックレジスタ１１の内容を、無い時
にはバンク数としてＮ＝０をセットする様、制御されて
いる。タイミングＴ＝１では通知出力１１４が有る為、
ストローブ１２１により前記チェックレジスタ１１の内
容Ｍ、Ａが登録２ル ジスタ←令→のＮｌ、Ｂｌにセットされる。通知１１４
を受けた要求受付回路１０は、チーｃｙりレジスタ１１
にある要求は処理されたので２次のタイミングＴ＝２で
次の２つのパンク（パンク２と３）に要求をすべく前記
出力１１１によシ前記チェックレノスタ１１にＭ＝２　
、Ａ＝２をセットする。

以下同様にして、パンク４と５．パンクロと７に要求を
し、演算処理装置１からのブロック読出し要求を処理す
る。次の演算処理装置２からのブロック読出し要求は同
時に４バンク処理する為。

チェックレジスフ１１にＭ＝４（４バンク単位でピノ−
チェックする）をセ、　ｌ−する点を除き同様の動作を
行なう。タイミングＴ−１４でインクフェース１０３で
要求された入出力処理装置３からのパンク７への１語の
書込み要求がパンクピノ−チェックの為チェックレジス
フ］１にＭ−１゜Ａ＝７としてセットされる。今、パン
ク７は先の演算処理装置１からのブロック読出し要求で
使用状態にある為、’Ｉ’＝１６のタイミングで記憶装
置５のパンク７をアクセスしてはならない。以下。

第４図を参照して前記アクセスが抑止されることを説明
する。

第４図は第２図における比較回路３１〜３４のうちの１
つを詳細に示したブロック図である。チェックレジスタ
１１のバンク数Ｍとパンク番号Ａの出力１１３（第４図
における出力２０１．２０２）は、４つの比較回路３１
〜３４のそれぞれに入力される。寸だ。

比較回路３１〜３４にはそれぞれ対応する登録レジスタ
２１〜２４のバンク数Ｎとパンク番号Ｂの出力１３１〜
１３４（第４図における出力２０３，２０４）が入力さ
れる。各比較回路３１〜３４では」ニ述の入力からＡ’
＝Ａ十Ｍ−１を演算器５］で、又、Ｂ’＝Ｂ＋Ｎ−］を
演算器５２でめる。演算器５１のＡ′出力２１１は、要
求パンクの内Ａが開始パンクを示すのに対し、終了パン
クを示す。同様に、演算器５２の出力Ｂ′２１３は、使
用パンク内の開始パンクＢに対し。

終了パンクを示す。前記要求バンクと使用パンクの開始
。

終了パンクを示す値は一致検出回路６１と６２に入力さ
れる。−数構出回路６１では、（Ａ、＜Ｂ）・（Ａ’＜
Ｂ）をチェックし、その出力２２１には要求パンクＡ　
−Ａ’がいずれも使用開始パンクＢより小さい時（重な
りがない時）に論理０が出力される。他の一致検出回路
６２では、（Ｂ＜Ａ）・（１３’＜Ａ）をチェックし、
その出力２２２には要求パンクの開始パンクＡが使用パ
ンクＥ　−Ｂ’のいずれよりも大きい時（重なシがない
時）に論理０が出力される。（ただし、パンク３１と０
は同−周期内で要求されることはないとする。）−数構
出回路の出力２２１と２２２は論理積回路７０に入力さ
れ１その出力２３１は要求パンクと使用パンクで一致す
るパンク（重な＃））が無い時に論理０、重なっている
時には論理１となる。該出力２３１が論理１で重なシ有
りの場合で、使用パンク数ＮがＯで無ければ、Ｎの値を
出力２０３で判定している判定回路５０の出力２３２は
論理１であることから、論理積回路８０の出力である一
致状態信号は論理工となる。逆に２ＡとＢの関係に一致
が検出されても、該比較回路に対応する前記パンク登録
レジスタのバンク数Ｎが０の場合には。

判定回路５０の出力２３２が論理Ｏとなる為、論理積回
路８０の出力は常にＱｆ、一致状態を検出することはな
い。

今、タイミングＴ＝１４では、パンク７の使用状態は登
録レジスタ２４にＮ４＝２　、Ｂ４＝６として登録され
ている。又、チェックレジスタ１１にはＭ−１，Ａ＝７
がセットされる。比較回路３４では、演算器５１．５２
でＡ’＝７十ｍ−１＝７（−Ａ）とＢ′＝６＋２−１＝
７がめられる。−数構°出回路６１では条件が成立せず
、出力２２１は論理１となり、他の一致検出回路６２で
もＢ′二Ａニアの為条件が成立せず（重なりを検出して
）、その出力２２２は論理１となる。今、Ｎ−２であり
判定回路５０の出力２３２は論理１となっており。

論理積回路７０．８０の条件が成立し、出力１４４は論
理１となり、要求バンクの中に使用状態・ぐンクが有る
ことが示される。記憶アクセス回路１２は前記出力１４
４で一致の報告がされると。

記憶装置５に対するアクセスを抑止し１通知１１４も出
さない。第３図からも判るようにタイミングＴ＝１６で
は、バンク登録レジスタ２４　はストローブタイミング
が来てアクセスが無い為、ノクンり数Ｎ４−０になる。

このだめ、第４図における判定回路５０の出力２３２が
Ｏとなり、前記出力１４４をＯにし一致無しの状態とな
る為、パンク７に対する要求は処理することができる。

以上説明したように登録レジスタには複数個のパンクを
登録する為に開始パンク番号とバンク数が保持され、そ
れと要求パンクとの比較においてはその開始、終了パン
ク番号の大小比較によシそれぞれの重りを検出すること
ができる。タイミングＴ−２２はタイミングＴ＝１４と
は逆に１番目の登録レジスタ２１にはパンク７が１個登
録されており、チェックレジスタ１１ＫＭ＝４　、Ａ＝
４（パンク４〜７）の４バンクの要求パンクが入った場
合である。この場合、　Ａ　＝　４　、　Ａ’　＝４＋
４−１＝７゜Ｂ　＝　７　、　Ｂ’＝７＋１−１＝７＝
　Ｂとなシ、比較回路３１の一致検出回路６１で重なシ
が検出され、比較回路３１の出力１４１で一致が報告さ
れる。

第２図において、登録レジスタ２１〜２４は８マンンサ
イクル毎に更新される為、一度登録しノスタに登録され
たビジーパンクは１０マシンサイクルアクセス出来ない
ことになる。今、記憶装置５の各パンクのサイクルタイ
ムは９である為、同一パンクに対するアクセスの重なり
は生ずることがないことが保証されている。この様に登
録レノスタの必要数はパンクのザイクルタ４ムとパンク
チェックのサイクルからめることができる。又。

チェックレジスタ１１と登録レジスタ２１〜２４０ビツ
ト数は同時にパンクビジーチェックを行うバンク数と前
記記憶装置５のバンク数から決められる。

第５図は本発明の別の実施例を示すブロック図であり、
第２図における登録レジスタ２１〜２４をシフトレジス
タ状に構成したものである。この場合１通知１１４でチ
ェ、クレジスタ１１の内容を登録するのは必ず１番目の
登録ンジスタ２１であシ、この内容が２マシンサイクル
毎のタイミング出力１１０により登録レジスタ２１→２
２→２３→２４と順に移送される。従って、アクセスの
為ビジーとして登録されたパンクは８マ７ンザイクル間
登録されていることになり、前記実施例と同じ効果を生
み出すことができる。ただし、内容が順次移送される為
、第２図における登録制御回路１３は不要となり、タイ
ミング出力１１０だけで制御できる。

第６図は本発明のさらに他の実施例を示すブロック図で
あり、第５図の実施例に比ベチェックレジスタ１１と比
較回路３１〜３４を３組持ち、要求受付回路１０はそれ
ぞれの要求元からの要求に対し要求パンクを決定して、
対応するチェックレジスタ１１にセットする。こうする
ことによシ。

各要求元からの要求パンクを同時にパンクビジーチェッ
クすることが可能になり、バンクビジー待ち時間を減少
させることができる。比較回路３１−１〜３１−３．３
２−１〜３２−３．３３．−１〜３３−３　、３４．−
１〜３４−３での検査結果は出力１４０−１〜１４０−
３で記憶アクセス回路１２に入力され、同時に２つ以上
が検査の結果記憶アクセス可能な場合にはその内の１つ
を選び前記記憶装置５をアクセスするとともに１通知１
１４で要求受付回路１０に知らせる。該要求受付は回路
１０は通知のあった要求パンクのチェックレジスタ１１
に次の要求・ぐンクをセットすることは他の実施例と同
様である。前記通知１１４はまた新たに設けられた切替
回路１５に送られ、処理した要求パンク情報を３つのチ
ェ、クレノスタ１１−１〜１１−３の出力１１３−１〜
１１３−３の内から選びその出力１１５で第１番目の登
録レジスタ２１にセットするようにする。通知１】４の
無いタイミングでは第１番目の登録レノスタ２１にはバ
ンク数としてＮ１＝０をセットするのは他の実施例と同
様である。

以上本発明のいくつかの実施例について図面を参照して
説明したが１本発明におけるパンクチェック周期は適用
されるシステムによって最適な値を選択すれば良く、記
憶装置へのアクセス方法やそのバンク数によシ決められ
るべきものであり。

又その時の登録レジスタの数、とビット数も各パンクの
サイクルタイムを保証する値に調整され１本。

実施例の値に限定されるものではない。

なお、上述した実施例において、要求受付回路１０及び
チェ、クレノスタ１１．１１−１〜１１−３を含む部分
が２本発明の構成において述べた［ｇ水処理回路」に対
応し、比較回路３１〜３４．３１−１〜３］−３，３２
−１〜３２−３．３３−１〜３３−３．３４−１〜３４
−３が本発明の構成において述べた「パンク検出回路」
に対応し、記憶アクセス回路１２が本発明の構成におい
て述べた「アクセス制御回路」に対応する。

〔発明の効果〕

本発明には以上説明したように、ある周期でアクセスす
る１つ以上のバンクの組を１情報として管理し１周期毎
にチェックすることによシ、バンク数が多くなった場合
でも単純かつ少ない金物量でビジー管理が可能になると
い、う効果がある。

【図面の簡単な説明】

第１図は本発明による記憶制御装置を用いたデータ処理
システムの構成を示すブロック図、第２図、第５図及び
第Ｇ図はそれぞれ１本発明の実施例に係る記憶制御装置
の一部の詳細を示すブロック図、第３図は第２図の各部
の動作を説明するだめのタイミングチャート、第４図は
第２図の比較回路の詳細ブロック図である。 １．２・・演算処理装置、３・・・入出力処理装置。 ４・・記憶制御装置、５・記憶装置、１０・要求受付は
回路、１１・・チェックレノスタ、１２・記憶アクセス
回路、１３・登録制御回路、１５　・切替回路、２１〜
２４・・・登録レノスタ、３１〜３４・比較回路、５０
・・・判定回路、５１及び５２・・演算器、６１及び６
２・・−数構出回路、７０及び８０・・・論理積回路。 第４図 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １　それぞれ独立に動作可能な複数のパンクから構成さ
   れる装置 該記憶装置に接続され，前記バンクの１つに。 あるいは前記パンクの２つ以上に同時に，アクセスを行
   なうことができる記憶制御装置と。 前記記憶装置をアクセスするため，前記記憶制御装置に
   対し１つ以上のパンクに対する．要求を発生する１つ以
   上の処理装置とを有するシステムにおける前記記憶制御
   装置において。 予め定めた周期で前記要求で必要とするバンクから前記
   １周期内で処理すべきバンクを決定し。 パンク番号情報とバンク数情報を出力する要求処理回路
   と。 前記アクセスによシ各周期毎に使用状態とじて扱われる
   使用バンク情報を前記パンク番号情報とバンク数情報で
   登録し，使用状態のバンクに該パンクのパンクサイクル
   時間内に再びアクセスがないよう登録期間を保証するだ
   けの前記周期とパンクサイクル時間とから決められた数
   からなるバンク登録レジスタと。 前記バンク登録レジスタの各出力に接続され。 前記要求処理回路からの要求バンク情報を共通入力とし
   ，前記各・ぐンク登録レジスタに登録中の使用状態バン
   ク情報と要求パンク情報とにより同一パンクが存在する
   か否かを個々に検出する，前記バンク登録レジスタと同
   数のバンク検出回路と。 前記パンク検出回路のすべての検出結果により。 前記記憶装置に対するアクセスを制御するアクセス制御
   回路とを備え。 予め定めた周期毎に，該周期内に処理すべき全パンクに
   ついて該バンクが使用状態であるか否かをパンク番号情
   報とバンク数情報を基に検出し。 該パンクがすべて使用状態でない時に該バンクに対する
   アクセスを行なうとともに，該パンク情報を前記パンク
   登録レジスタの１つに登録することを特徴とする記憶制
   御装置。 ２　前記パンク登録レジスタに使用状態のパンク情報を
   パンクサイクル時間以上保持するだめに。 前記パンク登録レジスタは前記周期毎に順次ストローブ
   され、該周期に要求パンクがすべて使用状態でなければ
   要求パンク情報を使用パンク情報として該周期に対応し
   た前記パンク登録レジスタに登録し、該周期に要求バン
   クの少なくとも１つが使用状態であれば該レジスタのバ
   ンク数情報を無しまたはパンク番号情報を存在しないパ
   ンク番号にして、前記パンク検出回路の検査においてそ
   の出力が無効となるように登録するように゛した特許請
   求の範囲第１項記載の記憶制御装置。 ３、前記パンク登録レジスタは要求パンク情報を受付け
   る第１番目のレジスタから順にシフトレジスタ状に接続
   され、該内容を前記周期毎に次の段に移すように制御さ
   れ、前記第１番目のレジスタには前記周期毎に要求バン
   クが使用状態でなければ、要求パンク情報を使用パンク
   情報として登録し、前記周期毎に要求バンクの少なくと
   も１つが使用状態であれば、該レジスタのバンク数情報
   を無し、またはパンク番号情報を存在しないパンク番号
   にして前記パンク検出回路の検査においてその出力が無
   効となるように登録するようにした特許請求の範囲第１
   項記載の記憶制御装置。 ４　前記パンク登録レジスタの各出力に接続される前記
   パンク検出回路を複数組備え、前記要求処理回路から出
   力される複数の要求パンク情報を同時に検査し、検査を
   通過した要求の内の１つを予め定めた優先順位に従って
   選択し、該要求パンク情報を使用状態パンク情報として
   登録するとともに、前記記憶装置にアクセスをするよう
   にした特許請求の範囲第２項又は第３項記載の記憶制餌
   １装置。